JPH0335691B2 - - Google Patents
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- Publication number
- JPH0335691B2 JPH0335691B2 JP10198284A JP10198284A JPH0335691B2 JP H0335691 B2 JPH0335691 B2 JP H0335691B2 JP 10198284 A JP10198284 A JP 10198284A JP 10198284 A JP10198284 A JP 10198284A JP H0335691 B2 JPH0335691 B2 JP H0335691B2
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- JP
- Japan
- Prior art keywords
- shift
- digit
- pipeline
- logical
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、ｎビツトを１桁として、Ｎ桁の演算
を、パイプライン方式で行うデータ処理装置にお
いて、ロジカルシフト処理を行う演算回路に関す
る。
を、パイプライン方式で行うデータ処理装置にお
いて、ロジカルシフト処理を行う演算回路に関す
る。
(b) 技術の背景
一般のデータ処理装置においては、命令の種別
によつて、処理ステージの数が異なるのが普通で
あるが、ベクトルデータ処理装置においては、パ
イプライン方式で実行されるデータ処理の時、各
パイプラインの処理ステージを固定にし、少ない
処理ステージで済む命令の処理も、該固定の処理
ステージを用いて演算を行つている場合がある。
従つて、該ベクトルデータ処理装置においては、
命令によつて処理時間が異なることがないと云う
特徴を持つている。
によつて、処理ステージの数が異なるのが普通で
あるが、ベクトルデータ処理装置においては、パ
イプライン方式で実行されるデータ処理の時、各
パイプラインの処理ステージを固定にし、少ない
処理ステージで済む命令の処理も、該固定の処理
ステージを用いて演算を行つている場合がある。
従つて、該ベクトルデータ処理装置においては、
命令によつて処理時間が異なることがないと云う
特徴を持つている。
又、一般の加減算処理においては、浮動小数点
データの指数部の桁合わせ処理と、該桁合わせ後
の仮数部の代数加算処理と、該加算処理後の無効
桁を正規化する為の処理のステージがあり、ｎビ
ツトを１桁として、Ｎ桁の加減算を、パイプライ
ン方式で行うパイプライン演算器においては、上
記桁合わせの為のシフト機能がｎビツトを単位と
した右シフト機能であり、上記正規化の為のシフ
ト機能がｎビツトを単位とした左シフト機能であ
る。
データの指数部の桁合わせ処理と、該桁合わせ後
の仮数部の代数加算処理と、該加算処理後の無効
桁を正規化する為の処理のステージがあり、ｎビ
ツトを１桁として、Ｎ桁の加減算を、パイプライ
ン方式で行うパイプライン演算器においては、上
記桁合わせの為のシフト機能がｎビツトを単位と
した右シフト機能であり、上記正規化の為のシフ
ト機能がｎビツトを単位とした左シフト機能であ
る。
本発明は、当該パイプライン演算器を用いて、
ロジカルシフトを行う場合、ｎビツトを単位とし
た桁のシフトは、上記桁合わせの為のシフト機能
と、正規化の為のシフト機能を用いることによ
り、実行できることに着目して、該シフト機能で
達成できない、ｎビツト内のシフト（即ち、０、
１、２、……ｎ−１ビツトシフト）機能を、該パ
イプライン演算器に追加することにより、少ない
ハードウエア量で、該演算器の持つデータ幅のロ
ジカルシフトができることに着想を得たものであ
る。
ロジカルシフトを行う場合、ｎビツトを単位とし
た桁のシフトは、上記桁合わせの為のシフト機能
と、正規化の為のシフト機能を用いることによ
り、実行できることに着目して、該シフト機能で
達成できない、ｎビツト内のシフト（即ち、０、
１、２、……ｎ−１ビツトシフト）機能を、該パ
イプライン演算器に追加することにより、少ない
ハードウエア量で、該演算器の持つデータ幅のロ
ジカルシフトができることに着想を得たものであ
る。
(c) 従来技術と問題点
第１図は、浮動小数点データの加減算を実行す
る場合の基本的なブロツク図を示したもので、
OP２，OP３は入力データ、Ｘ２，Ｘ３，Ｘ０
（Ｘ：各ステージ番号）等はステージレジスタ、
ａは指数部の大小比較回路、ｂ２，ｂ３は桁合わ
せの為のシフト回路、ｂ４は専用のロジカルシフ
ト回路、ｃは加算器、ｄは正規化数算回路、ｅは
正規化の為のシフト回路、OP１は出力データで
ある。
る場合の基本的なブロツク図を示したもので、
OP２，OP３は入力データ、Ｘ２，Ｘ３，Ｘ０
（Ｘ：各ステージ番号）等はステージレジスタ、
ａは指数部の大小比較回路、ｂ２，ｂ３は桁合わ
せの為のシフト回路、ｂ４は専用のロジカルシフ
ト回路、ｃは加算器、ｄは正規化数算回路、ｅは
正規化の為のシフト回路、OP１は出力データで
ある。
先ず、入力データOP２，OP３がステージレジ
スタ１２，１３にセツトされると、比較回路ａに
よつて、指数部の大小比較が行われ、小さい方の
指数部を持つた仮数部が、桁合わせ回路ｂ２，ｂ
３において、１桁（４ビツト）単位に、ΔE分右
シフトされることで桁合わせが実行され、その時
の仮数部データがステージレジスタ３２，３３に
格納される。
スタ１２，１３にセツトされると、比較回路ａに
よつて、指数部の大小比較が行われ、小さい方の
指数部を持つた仮数部が、桁合わせ回路ｂ２，ｂ
３において、１桁（４ビツト）単位に、ΔE分右
シフトされることで桁合わせが実行され、その時
の仮数部データがステージレジスタ３２，３３に
格納される。
該桁合わせが終了した結果の仮数部は、加算器
ｃにおいて、代数的に加減算され、その結果はス
テージレジスタ４０に格納される。
ｃにおいて、代数的に加減算され、その結果はス
テージレジスタ４０に格納される。
ステージレジスタ４０の結果は、正規化数算出
回路ｄにおいて、４ビツト単位の無効桁（ΔF）
が求められ、該ΔF桁分だけ、正規化回路ｅにお
いて、左シフトされることにより、正規化された
演算結果がステージレジスタ６０にセツトされ、
出力データOP１を得ることができる。
回路ｄにおいて、４ビツト単位の無効桁（ΔF）
が求められ、該ΔF桁分だけ、正規化回路ｅにお
いて、左シフトされることにより、正規化された
演算結果がステージレジスタ６０にセツトされ、
出力データOP１を得ることができる。
本従来方式において、ロジカルシフトを行う場
合は、上記のパイプライン方式の加減算回路とは
独立に、左、右のロジカルシフト演算器ｂ４を設
け、上記の演算とは別のパイプライン（ステージ
レジスタ１３，２３，２４，４１，５１，６０で
構成されており、シフト量はステージレジスタ２
４にセツトされている）ルートでロジカルシフト
演算を実行していた。そして、この場合にも、本
図から明らかな如く、パイプラインの処理ステー
ジの数は同じである所に特徴がある。
合は、上記のパイプライン方式の加減算回路とは
独立に、左、右のロジカルシフト演算器ｂ４を設
け、上記の演算とは別のパイプライン（ステージ
レジスタ１３，２３，２４，４１，５１，６０で
構成されており、シフト量はステージレジスタ２
４にセツトされている）ルートでロジカルシフト
演算を実行していた。そして、この場合にも、本
図から明らかな如く、パイプラインの処理ステー
ジの数は同じである所に特徴がある。
このように、パイプライン演算方式において
は、命令の種別に関係なく、処理ステージの数が
同じであるにも拘わらず、ロジカルシフト演算の
為に別の演算ルートを設けることは、単にハード
ウエア量を増加させるだけであると云う問題があ
つた。
は、命令の種別に関係なく、処理ステージの数が
同じであるにも拘わらず、ロジカルシフト演算の
為に別の演算ルートを設けることは、単にハード
ウエア量を増加させるだけであると云う問題があ
つた。
(d) 発明の目的
本発明は上記従来の欠点に鑑み、パイプライン
処理装置においては、処理ステージが一定であれ
ば処理能力には関係しないことに着目して、最小
限のハードウエアを、パイプライン方式で処理さ
れる加減算の処理ステージの中に追加することに
より、該加減算処理と同じルートで、ロジカルシ
フト処理を実行する方法を提供することを目的と
するものである。
処理装置においては、処理ステージが一定であれ
ば処理能力には関係しないことに着目して、最小
限のハードウエアを、パイプライン方式で処理さ
れる加減算の処理ステージの中に追加することに
より、該加減算処理と同じルートで、ロジカルシ
フト処理を実行する方法を提供することを目的と
するものである。
(e) 発明の構成
そしてこの目的は、本発明によれば、ｎビツト
を１桁として、Ｎ桁の演算を、パイプライン方式
で行うデータ処理装置において、該パイプライン
演算器の加算器出力の後のステージに、ｎ−１ビ
ツトの左、右ロジカルシフタを設け、該パイプラ
イン演算器の中に設けられている桁合わせの為の
シフタと、正規化の為のシフタと、上記ｎ−１ビ
ツトの右、左ロジカルシフタとを用いて、該パイ
プライン演算器の持つデータ幅分の左、右ロジカ
ルシフト処理を行う方法を提供することによつて
達成され、最小限のハードウエアの追加で、加減
算処理と同じルートで、且つ同じ処理ステージ内
で、ロジカルシフトを行うことができる利点があ
る。
を１桁として、Ｎ桁の演算を、パイプライン方式
で行うデータ処理装置において、該パイプライン
演算器の加算器出力の後のステージに、ｎ−１ビ
ツトの左、右ロジカルシフタを設け、該パイプラ
イン演算器の中に設けられている桁合わせの為の
シフタと、正規化の為のシフタと、上記ｎ−１ビ
ツトの右、左ロジカルシフタとを用いて、該パイ
プライン演算器の持つデータ幅分の左、右ロジカ
ルシフト処理を行う方法を提供することによつて
達成され、最小限のハードウエアの追加で、加減
算処理と同じルートで、且つ同じ処理ステージ内
で、ロジカルシフトを行うことができる利点があ
る。
(f) 発明の実施例
先ず、本発明の主旨を要約すると、本発明は、
ｎビツトを１桁として、Ｎ桁の演算を、パイプラ
イン方式で行うデータ処理装置において、該演算
パイプラインにある、桁合わせの為の右シフト回
路と、正規化の為の左シフト回路とを用いて、ロ
ジカルシフタの桁単位のシフトを行い、残りの１
桁以内のシフトに対してはｎ−１ビツトのシフト
回路を、当該演算パイプラインに追加し、該３つ
のシフト回路を使い分けて、任意のシフト量のロ
ジカルシフトを該演算パイプライン内で行うよう
にしたものである。
ｎビツトを１桁として、Ｎ桁の演算を、パイプラ
イン方式で行うデータ処理装置において、該演算
パイプラインにある、桁合わせの為の右シフト回
路と、正規化の為の左シフト回路とを用いて、ロ
ジカルシフタの桁単位のシフトを行い、残りの１
桁以内のシフトに対してはｎ−１ビツトのシフト
回路を、当該演算パイプラインに追加し、該３つ
のシフト回路を使い分けて、任意のシフト量のロ
ジカルシフトを該演算パイプライン内で行うよう
にしたものである。
以下本発明の実施例を図面によつて詳述する。
第２図が本発明の一実施例をブロツク図で示した
ものであり、OP１，OP２は入力データ、Ｘ２，
Ｘ３，Ｘ０（Ｘ：各ステージ番号）等はステージ
レジスタ、ａは指数部の大小比較回路、ｂ２，ｂ
３は桁合わせの為のシフト回路、ｃは加算器、ｄ
は正規化数算出回路、ｅは正規化の為のシフト回
路で、第１図で説明したものと同じものであり、
ｆが本発明を実施するのに必要なビツトシフタ
で、本実施例においては４ビツト／桁であるの
で、０、１、２、３ビツト単位の左右のロジカル
シフト処理ができれば良い。そして、Ｓ２〜Ｓ５
は各処理ステージに必要なシフト量を蓄積してい
るレジスタである。
第２図が本発明の一実施例をブロツク図で示した
ものであり、OP１，OP２は入力データ、Ｘ２，
Ｘ３，Ｘ０（Ｘ：各ステージ番号）等はステージ
レジスタ、ａは指数部の大小比較回路、ｂ２，ｂ
３は桁合わせの為のシフト回路、ｃは加算器、ｄ
は正規化数算出回路、ｅは正規化の為のシフト回
路で、第１図で説明したものと同じものであり、
ｆが本発明を実施するのに必要なビツトシフタ
で、本実施例においては４ビツト／桁であるの
で、０、１、２、３ビツト単位の左右のロジカル
シフト処理ができれば良い。そして、Ｓ２〜Ｓ５
は各処理ステージに必要なシフト量を蓄積してい
るレジスタである。
本実施例において、通常の浮動小数点データの
加減算は、第１図で説明したと同様の手順で行う
が、本発明を実施する為に設けられた、上記ビツ
トシフタｆに対してはシフト量を‘0'として実行
することになる。
加減算は、第１図で説明したと同様の手順で行う
が、本発明を実施する為に設けられた、上記ビツ
トシフタｆに対してはシフト量を‘0'として実行
することになる。
次に、本発明に関連するロジカルシフトの実行
方法を説明する。
方法を説明する。
先ず、右へ“4N＋ｍビツト”のロジカルシフ
トを実行する場合を考える。ここで、Ｎは４ビツ
ト／桁で表されているロジカルデータに対するシ
フト量Ｓの内、桁数で表せるシフト量を示し、ｍ
は該シフト量Ｓから4Nビツトを除去した残りの
シフト量示している。即ち、Ｓを４で除算した剰
余がｍと云うことになる。
トを実行する場合を考える。ここで、Ｎは４ビツ
ト／桁で表されているロジカルデータに対するシ
フト量Ｓの内、桁数で表せるシフト量を示し、ｍ
は該シフト量Ｓから4Nビツトを除去した残りの
シフト量示している。即ち、Ｓを４で除算した剰
余がｍと云うことになる。
先ず、4N分のシフト処理を桁合わせ回路ｂ３
で行つて、結果をステージレジスタ３３に格納す
る。この場合OP２側のデータは“０”を格納し、
加算器ｃにおいては、０＋Ｘをを実行させる。
で行つて、結果をステージレジスタ３３に格納す
る。この場合OP２側のデータは“０”を格納し、
加算器ｃにおいては、０＋Ｘをを実行させる。
続いてビツトシフタｆで、残りのｍビツト分の
右シフトを実行し、正規化回路を‘0'シフトで通
すことにより、ステージレジスタ６０に所望の右
ロジカルシフトの結果が得られる。
右シフトを実行し、正規化回路を‘0'シフトで通
すことにより、ステージレジスタ６０に所望の右
ロジカルシフトの結果が得られる。
次に、左へ“4N＋ｍビツト”のロジカルシフ
トを実行する場合は、桁合わせ回路ｂ３では、シ
フト量‘0'で通過させ、その侭加算器ｃを通し、
ビツトシフタｆでｍビツト分の左シフトを実行
し、正規化回路ｅで4N分の左シフト処理を実行
することにより、ステージレジスタ６０に所望の
左ロジカルシフトの結果を得ることができる。
トを実行する場合は、桁合わせ回路ｂ３では、シ
フト量‘0'で通過させ、その侭加算器ｃを通し、
ビツトシフタｆでｍビツト分の左シフトを実行
し、正規化回路ｅで4N分の左シフト処理を実行
することにより、ステージレジスタ６０に所望の
左ロジカルシフトの結果を得ることができる。
以上のように、本発明は、パイプライン処理に
おいては、命令の種別によつて処理ステージの数
が変わらないことに着目して、演算パイプライン
ステージの中に、ビツトシフタｆを追加し、桁合
わせ回路ｂ３、正規化回路ｅでの桁シフト機能で
は処理できない１桁以内のシフトを、ビツトシフ
タｆで実行するようにした所に特徴がある。
おいては、命令の種別によつて処理ステージの数
が変わらないことに着目して、演算パイプライン
ステージの中に、ビツトシフタｆを追加し、桁合
わせ回路ｂ３、正規化回路ｅでの桁シフト機能で
は処理できない１桁以内のシフトを、ビツトシフ
タｆで実行するようにした所に特徴がある。
(g) 発明の効果
以上、詳細に説明したように、本発明のロジカ
ルシフト制御回路は、ｎビツトを１桁として、Ｎ
桁の演算を、パイプライン方式で行うデータ処理
装置において、該演算パイプラインにある、桁合
わせの為の右シフト回路と、正規化の為の左シフ
ト回路とを用いて、ロジカルシフトの桁単位のシ
フトを行い、残りの１桁以内のシフトに対しては
ｎ−１ビツトのシフト回路を、当該演算パイプラ
インに追加し、該３つのシフト回路を使い分け
て、任意のシフト量のロジカルシフトを、該演算
パイプライン内で行うようにしたものであるの
で、従来方式で必要であつた全ビツトシフト機能
が、ｎ−１ビツトのシフト機能で事足りることに
なり、ハードウエアの大幅な削減効果が得られ
る。
ルシフト制御回路は、ｎビツトを１桁として、Ｎ
桁の演算を、パイプライン方式で行うデータ処理
装置において、該演算パイプラインにある、桁合
わせの為の右シフト回路と、正規化の為の左シフ
ト回路とを用いて、ロジカルシフトの桁単位のシ
フトを行い、残りの１桁以内のシフトに対しては
ｎ−１ビツトのシフト回路を、当該演算パイプラ
インに追加し、該３つのシフト回路を使い分け
て、任意のシフト量のロジカルシフトを、該演算
パイプライン内で行うようにしたものであるの
で、従来方式で必要であつた全ビツトシフト機能
が、ｎ−１ビツトのシフト機能で事足りることに
なり、ハードウエアの大幅な削減効果が得られ
る。
第１図は浮動小数点データの加減算を実行する
場合の基本的な構成をブロツク図で示した図、第
２図は本発明の一実施例をブロツク図で示した図
である。 図面において、OP２，OP３は入力データ、Ｘ
２，Ｘ３，Ｘ０（Ｘ：各ステージ番号）等はステ
ージレジスタ、ａは指数部の大小比較回路、ｂ
２，ｂ３は桁合わせの為のシフト回路、ｃは加算
器、ｄは正規化数算出回路、ｅは正規化の為のシ
フト回路、ｆはビツトシフタ、OP１は出力デー
タ、Ｓ２〜Ｓ５はシフト量蓄積レジスタ、をそれ
ぞれ示す。
場合の基本的な構成をブロツク図で示した図、第
２図は本発明の一実施例をブロツク図で示した図
である。 図面において、OP２，OP３は入力データ、Ｘ
２，Ｘ３，Ｘ０（Ｘ：各ステージ番号）等はステ
ージレジスタ、ａは指数部の大小比較回路、ｂ
２，ｂ３は桁合わせの為のシフト回路、ｃは加算
器、ｄは正規化数算出回路、ｅは正規化の為のシ
フト回路、ｆはビツトシフタ、OP１は出力デー
タ、Ｓ２〜Ｓ５はシフト量蓄積レジスタ、をそれ
ぞれ示す。
Claims (1)
- １ ｎビツトを１桁として、Ｎ桁の演算を、パイ
プライン方式で行うデータ処理装置において、該
パイプライン演算器の加算器出力の後のステージ
に、ｎ−１ビツトの左、右ロジカルシフタを設
け、該パイプライン演算器の中に設けられている
桁合わせの為のシフタと、正規化の為のシフタ
と、上記ｎ−１ビツトの右、左ロジカルシフタと
を用いて、該パイプライン演算器の持つデータ幅
分の左、右ロジカルシフト処理を行うようにした
ことを特徴とするロジカルシフト演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198284A JPS60245046A (ja) | 1984-05-21 | 1984-05-21 | ロジカルシフト演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198284A JPS60245046A (ja) | 1984-05-21 | 1984-05-21 | ロジカルシフト演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60245046A JPS60245046A (ja) | 1985-12-04 |
| JPH0335691B2 true JPH0335691B2 (ja) | 1991-05-29 |
Family
ID=14315055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10198284A Granted JPS60245046A (ja) | 1984-05-21 | 1984-05-21 | ロジカルシフト演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60245046A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2561638B2 (ja) * | 1987-07-24 | 1996-12-11 | 株式会社日立製作所 | 浮動小数点演算回路 |
-
1984
- 1984-05-21 JP JP10198284A patent/JPS60245046A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60245046A (ja) | 1985-12-04 |
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