JPH0335751B2 - - Google Patents

Description

請求の範囲 １ 各導通路が中間ノードを通して接続された直
列接続の負荷要素１４，１６と増幅要素１２，１
３とを含む第１及び第２の導通路を有するほぼ対
象構造のマルチバイブレータと、 前記第１の導通路中の前記中間ノードを前記第
２の導通路中の前記増幅要素１３に選択的に接続
し、前記第２の導通路中の前記中間ノードを前記
第１の導通路中の増幅要素１２に選択的に接続す
る接続手段９，１１と、 前記第１及び第２の導通路の前記増幅要素１
２，１３に対して第１及び第２の入力信号を選択
的に供給する入力手段６，７と、 前記接続手段９，１１及び前記入力手段６，７
に接続され、前記入力手段６，７を可能化すると
同時に前記接続手段９，１１をデイセーブルし、
所定の期間後に前記接続手段９，１１を可能化す
るよう動作する制御手段（ラツチφ₁）とを含む
比較回路であつて、 前記増幅要素１２，１３及び前記制御手段に接
続され、該制御手段により選択的に作動可能なバ
イアス・デイセーブル手段３２及びその作動によ
りデイセーブルされるバイアス手段２８を含み、 前記制御手段は前記入力手段６，７の可能化と
同時に前記バイアス手段２８を可能化し、及び前
記接続手段９，１１の可能化と同時に前記バイア
ス手段２８をデイセーブルするように構成したこ
とを特徴とする比較回路。

２ 類似する大きさの２つの入力信号を入力し識
別してバイナリ形式の出力信号を発生するように
した１対の増幅要素１２，１３を含む対象構造の
比較回路を作動する方法であつて、 前記増幅要素１２，１３をバイアスすると共に
前記入力信号に基づき前記比較回路を差動モード
で動作し、 前記比較回路が前記差動モードからラツチ・モ
ードへ遷移する期間、交差接続手段９，１１を可
能化すると同時に前記増幅要素１２，１３に供給
されるバイアスをデイセーブルすることにより前
記差動モードからラツチ・モードへの遷移中イン
ピーダンスの対称性を維持する。

各工程を含むことを特徴とする比較回路の動作
方法。

技術分野 この発明は比較回路に関し、特に各導通路が中
間ノードを通して直列に接続された負荷要素と増
幅要素とを含むようにした第１及び第２の導通路
を持つほぼ対称構造のマルチバイブレータと、前
記第１の導通路の前記ノードを前記第２の導通路
の前記増幅要素に選択的に接続し及び前記第２の
導通路の前記ノードを前記第１の導通路の前記増
幅要素に選択的に接続するように成した接続手段
と、第１及び第２の入力信号を前記第１及び第２
の導通路の前記増幅要素に選択的に供給するよう
になした入力手段と、前記接続手段と前記入力手
段とに接続され前記入力手段の可能化と同時に前
記接続手段をデイセーブルしその後時間的順次を
もつて前記接続手段を可能化する制御手段とを含
む如くして成る比較回路に関する。

上記の比較回路はメモリー・アレイ用のセンス
増幅器としてその応用を見いだした。

この発明は、又対称的構造の比較回路の動作方
法に関する。

背景技術 メモリー・アレイにデータを記憶する一般に知
られている方式は、メモリー・セル当り１デー
タ・ビツトを供給する。各セルの情報は夫々バイ
ナリ状態“０”及び“１”に対応する“０”レベ
ル又は“ハイ”レベルのどちらかを有する電圧と
して外部に検出される。時間、温度、メモリー・
アレイの読出／書込周期などのようなものの影響
が各２つのバイナリ状態に対する電圧間のウイン
ドウを劣化させるようになる。これら及び多くの
ほかの理由から、先行技術では、電圧ウインドウ
を再分割して各セルに記憶されるデータの量を増
加させるような努力はほとんどなされていなかつ
た。

しかし最近、より大きなデータの記憶に対して
継続的に重要性が増し、それが、メモリーの与え
られた領域に記憶するデータ量を増加するための
新規な方式の開発を促すようになつてきた。その
１つの試みの特定の例としては、“2ⁿFETチヤン
ネル幅を持つROMメモリー・セル”と称する米
国特許第4192014号がある。その特許の要旨はこ
こに開示する発明を利用できたかもしれないその
方法の簡単な説明を与えている。その一実施例を
教示しているメモリー・システムは、その各メモ
リー・セルに２つのバイナリ・ビツトから成る４
つの各異なる組合せ情報の１つを記憶して、そこ
から４つの異なる電圧レベル間を区別しうるメモ
リー出力信号を要求できるように形成してある。
上記の各バイナリの組合せ状態（00，01，10，
11）は接地電位と電源電圧とによるそれらの外郭
境界間の電圧ウインドウをほぼ等しく分割した分
割区分に対応する。

そのようなメモリー・システムの非常に重要な
要素の１つはレベル検出回路である。各該回路は
各アレイから読出されたメモリー電圧と動作ウイ
ンドウ（opera−ting window）の分割されたレ
ベルの１つとを比較してどちらが大きいかを確認
しなければならない。その上、大規模メモリー・
アレイからデータを得る際には、速度が重要な要
素であるから、比較回路（又はセンス増幅器とし
て知られている）は短い安定化時間を持たなけれ
ばならない。特に、そこに提案されている方法に
よる電圧間の区別についてはことさら面倒とは思
われていない。しかし、そこに基本的な圧迫を認
識したときに、困難性が形として現われ始める。
例えば、出力データは形がバイナリでなければな
らず、各センス増幅回路は２つのバイナリ形式出
力状態の両極端のどちらかをラツチ又は選ばなけ
ればならない。その上、センス増幅器は適切な差
動利得を表わして、２つの相当大きな電圧間で比
較的小さな電圧の差異を区別しなければならな
い。重要なことは同相信号電圧除去性能を良くす
ること及び装置量或はチツプ領域を最少に製造す
ること等を追求することである。

例えば、そのようなセンス増幅器の速度特性及
び利得特性を最良にするために、入力段電界効果
トランジスタのゲート・ソース間電圧を、通常該
トランジスタのしきい値で又はそれに非常に近く
で動作させるのが好ましい。しかし、“１セル当
り２ビツト”を記憶するという概念は、各々が接
地電位と電源電圧間の範囲において異なるレベル
で動作する３つのセンス増幅回路を必要とする。
従つて、少なくともそのうちの２つのセンス増幅
器の入力段電界効果トランジスタに供給される電
圧はそれらのしきい値電圧に近いものではない。
集積回路製造時に、トランジスタのしきい値電圧
を選択的に変更することは経済的にみて実際的解
決方法ではない。

次に、ほかの圧迫要因を考えよう。理想的なセ
ンス増幅器は単一増幅段で上記目的を達成するで
あろう。一般に、２つのカスケード差動増幅器を
使用して、その第１をレベル・シフタ前置増幅器
として働かせ、その第２から許容しうるバイナリ
出力状態を発生させて、ここで考えているような
利得及びバイナリ出力の目的を得ることが容易に
実現可能である。しかし、そのような増幅段の複
合使用によつて消費されるチツプ面積はその他上
記のような達成しうる目的からその価値を減じる
ことになる。当然、それは単位セル当りに記憶す
るバイナリ・データを２倍にした場合に生じる記
憶データの増加の可能性は十分に実現されないば
かりでなく、大きなセンス増幅回路によつて消費
される面積のためにチツプ面積が相殺されて合計
セル量は減少する。

この種の比較回路は米国特許明細書第3982140
号に見られる。この公知の比較回路は信号レベル
を比較するべき電圧の範囲についての能力が不当
に制限されるという欠点を有する。

発明の開示 この発明の目的は、広い電圧範囲を有する信号
間を比較する能力を持つように構成した比較回路
を提供することである。

故に、この発明によれば、増幅要素と制御手段
とに接続され、選択的に作動可能なバイアシング
手段を含むようになした比較回路であつて、前記
制御手段は更に入力手段の可能化と同時に前記バ
イアシング手段を可能化し、接続手段のデイセー
ブルと同時に前記バイアシング手段をデイセーブ
ルするべく動作するように構成した比較回路を提
供する。

直上段で述べた装置の選択的に作動可能なバイ
アシング手段は利得及び速度を最高に利用できる
能力を提供する。

この発明による比較器形センス増幅器は上記の
欠点を除去するほか、優秀な速度、同相信号電圧
除去性能及び利得特性を保持することができる。
更に、チツプ面積は最小にされ、出力は区別した
バイナリ・レベルで出力される。実施例における
センス増幅回路は２つのモードで動作する。その
１つは高利得比較のための差動モード
（DIFFERENTIAL MODE）であり、他方は安
定し固定されたバイナリ形式出力のためのラツ・
モード（LATCH MODE）である。差動モード
とラツチ・モード間の移行の変遷（transitional
dynamics）は差動モード中に得られた増幅され
た相対的差異に直接一致したラツチド・バイナリ
状態を規定するように作用する。これら及びその
他の構造的作用的特徴は後続する説明において明
らかにする。

この発明の他の面によると、それは一対の増幅
要素を含み、２つの類似する大きさの入力信号間
を区別してバイナリ形式の出力信号を発生するよ
うになした対称構造の比較回路を動作する方法で
あつて、前記入力信号に対し差動モードで回路を
動作する間、前記増幅要素をバイアスし、前記差
動モードからラツチ・モードへの回路の移行に対
応する相当な時間中前記増幅要素に供給されたバ
イアスをデイセーブルし、差動モードとラツチ・
モード間の移行の変遷中インピーダンスの対称を
維持する各工程を含む比較回路の動作方法を提供
する。

【図面の簡単な説明】

次に、添付図面を参照してその例によりこの発
明の一実施例を説明する。第１図は、MOSセン
ス増幅器の形をとる比較回路の一実施例を描いた
回路図である。第２図は、第１図の回路内の７箇
所における時間対電圧波形を例示する波形図であ
る。発明を実施するための最良の形態 第１図は、この回路の代表的実施例を簡略に描
いた回路図である。そのために用いた電界効果ト
ランジスタはＰ−チヤンネル・エンハンスメン
ト・モードMOS型集積回路装置である。点線を
用いて符号的に表わしたコンデンサは直ぐ隣り合
うトランジスタの本質的ゲート・ソース間パラメ
ータである。この実施例のための電源電圧V_DDは
−17Vの公称レベルを有する。

全体的に見ると、全回路を構成する個々のグル
ープを機能毎に点線で区別してある。周囲を点線
で包囲した回路部１は上記の後者に開示した特許
の双安定マルチバイブレータ回路に非常に類似で
ある。直列接続デイセーブル・トランジスタを持
つプツシユプル作動出力ドライバ回路は回路部２
の中に含まれている。回路部３は分圧器によつて
調整され、デイセーブリング・トランジスタと並
列に接続された定電流源を含む。二又回路部４ａ
及び４ｂは個々のプリチヤージ・トランジスタを
含む。

次に、部分１の回路からその分析及び動作の考
察を開始する。“メモリー・コラム”ライン
（MEMORY COLUMN）及び“基準”ライン
（REFERENCE）は共通に接続されたゲート電極
の電圧が夫々のトランジスタ６，７を導通状態に
したときはいつでも双安定マルチバイブレータに
入れられる。このゲート信号はラツチ・ラインの
信号“ラツチ”（LATCH）を単にインバータ８
で反転したコマンドに相当する。同じラ
ツチ・ラインの信号“ラツチ”（LATCH）は交
差接続トランジスタ９，１１のゲート端子にも接
続される。これらトランジスタは引用技術の方法
に従い、ドライバ・トランジスタ１２，１３のド
レイン及びゲート端子を交差接続する。回路部１
からの出力はトランジスタ１２のドレイン端子と
共通なノードV₁及びトランジスタ１３のドレイ
ン端子と共通なノードV₂から取出すことができ
る。

回路部１の上部はほぼ等しい２つのブーテツド
（booted）負荷回路を含み、マルチバイブレータ
回路の２つの対称に配置された腕のドライバ・ト
ランジスタ１２，１３を増幅する負荷要素として
働く。特に詳述すると、ブーテツド（booted）
負荷回路はトランジスタ１７，１８によつて共通
の電源電圧V_DDで駆動される大体等しい負荷トラ
ンジスタ１４，１６を含む。該ブーテツド負荷回
路は、又夫々負荷トランジスタ１４，１６のゲー
ト及びソース端子間に容量素子１９，２１を含
む。２つのブーテツド・インバータ回路の独特な
作用的役割はマルチバイブレータ回路の動作を後
述するときに明らかにするであろう。

番号２で指定した回路部は出力接続段から成
り、デイセーブリング・トランジスタ２７と直列
に接続されている一組の反対駆動プツシユプル・
トランジスタ２４，２６を含む。この回路部の目
的は２つ重複している。第１は、該プツシユプ
ル・トランジスタ２４，２６がマルチバイブレー
タのノードV₁，V₂のために大体等しい負荷イン
ピーダンスを形成し、デカツプリングすることに
よつて、動作シーケンスの差動モードとラツチ・
モード間の移行中、出力負荷の影響が回路の活動
を変動させないようにすることを保証する。残り
のトランジスタ２７は差動モードの動作中、V_DD
からトランジスタ２４，２６を通して接地に対
し、短絡回路が形成されるのを防止するように与
えられる。このモード中、両ノードV₁，V₂にお
ける電圧はV_DDと接地との間にあり、直列に接続
されたトランジスタ２４，２６を有効に完全導通
にする。ラツチ・モードに入ると同時に、ノード
電圧は反対極端に駆動され、２つのプツシユプ
ル・トランジスタのうちの一方を非導通状態にし
て、電源と接地間の短絡回路の形成を避けるよう
にしている。

引用番号３で指定された回路部は回路の差動構
造を設定し、ドライバ・トランジスタ１２，１３
のソース端子に現われる電圧をバイアスする。こ
のようにして、“メモリー・コラム”ライン及び
“基準”ラインの電圧レベルはバイアスド・ソー
ス電圧V_Sとは異なり、該ドライバ・トランジス
タのしきい値に接近した量にしている。第２図の
例示を使用すると、例えば、“基準”電圧のレベ
ルが−９ボルトの場合、“メモリー・コラム”電
圧も類似する大きさであり、差動モード動作中、
ノードV_Sは約−6Vであり、トランジスタ１２，
１３のしきい値電圧は約−3Vである。疑いなく、
ノードV_Sにおける電圧は２つの電圧、すなわち
トランジスタ１２のしきい値より低い“メモリ
ー・コラム”の電圧とトランジスタ１３のしきい
値より低い“基準”電圧との組合せより大である
ということがわかるであろう。しかし、注意しな
ければならないことは、相互に作用するFET１
２，１３，１４，１６，２８の設計において、ノ
ードV_Sの電圧が得ようとするレベルに達するこ
とができるようにすることを保証することであ
る。

この実施例のバイアス回路はノードV_Sと接地
電位間に接続され、定電流源の方法に従つて動作
するトランジスタ２８を含む。トランジスタ２
９，３１はトランジスタ２８を流れる電流を調整
する分圧器を形成する。故に、トランジスタ２８
はソース端子をバイアスするにふさわしいレベル
を供給するだけでなく、ドライバ・トランジスタ
１２，１３のゲート端子に接続される入力信号に
対する同相信号電圧除去性能を向上させる。重要
なことはノードV₁，V₂に認めることができる差
動利得の増加である。

デイセーブリング・トランジスタ３２は定電流
源トランジスタ２８のための電気的短絡回路とし
て適切に作用し、トランジスタ２８と電気的に並
列に接続される。ここに描かれている実施例で
は、トランジスタ３２のゲート電極は“ラツチ”
ラインの適当な信号で付勢される。このようにし
て、“ラツチ”信号は定電流源を短絡して、ノー
ドV₁，V₂の出力電圧を電源の対抗する両極端に
近ずけるようにすることができる。“ラツチ・モ
ード”（LATCH MODE）中、“出力”
（OUTPUT）信号は定められたシーケンスに従
い、プツシユプル出力トランジスタ２４，２６の
短絡を防止するために適切なバイナリ・ホーマツ
トをとるであろう。

回路部４ａ，４ｂは出力ノードV₁及びV₂を選
択的に接地電位に接続するように働くトランジス
タ３３及び３４を含む。トランジスタ３３及び３
４は“プリチヤージ”ラインの信号によつて適宜
付勢されたときに、ノードV₁及びV₂を接地電位
に短絡する。ブーテツド・インバータ・コンデン
サ１９，２１は、それによつてV_DDのレベルから
FETのしきい値を減じたレベルに近い電圧に充
電される。コンデンサ１９，２１にある電圧は、
簡単にいうと、“差動”モードと“ラツチ”モー
ドとの間の過渡期間の始めに、トランジスタ１
４，１６のゲート電圧を一時的に増加するが、そ
の意味するところは、これらトランジスタを通し
て流れる電流を増加することである。ノードV₁，
V₂はそこに取付けられている種々の要素によつ
て容量的に負荷されるということが認識されると
共に、負荷トランジスタの過渡的オーバードライ
ブが回路のスイツチング速度を早くする方向に導
くということが明らかとなつたであろう。その
上、ブーストラツプ（boot）動作は、ほかの場
合に達したであろう“V_DD−Vしきいち”の代り
に、周期動作中、ノードV₁又はV₂のどちらかの
出力レベルをV_DDに近付けて、バイナリ“１”に
なりうるようにする。

以上で成分回路を理解したので、次に合成回路
の動作について考察する。一般に、回路を対称に
接続した再生的変遷（regenerative dynamics）
は“差動”モードから“ラツチ”モードへの変化
の途中における適切なラツチを保証するというこ
とができる。もしノードV₁及びV₂間の公称電圧
差が堅実に該回路の最終バイナリ状態を規定する
べきであれば、該マルチバイブレータ回路は、上
記変遷又は過渡期間中は大体対称に動作しなけれ
ばならない。そのため、第１図の実施例では、
夫々ノードV₁及びV₂を接地に接続する補助コン
デンサ３６，３７を有する。該２つのコンデンサ
は互いに大きさが大体同等であるが、ノードV₁
及びV₂に本来結合されている個有の容量性負荷
と比べて、なお更に大きい。それによつて、小さ
な不平衡は有効に抑制される。その上、差動電圧
がこれら補助コンデンサに蓄積されるので、回路
速度をほとんど減ずることなく、それらはバイナ
リ出力状態を正しく選択して駆動することができ
る。疑いなく、もしノードV₁，V₂のインピーダ
ンス負荷がコンデンサ３６，３７なしに大体等し
ければ、それらの手助けは不必要である。同様な
意味から、ゲート・ソース間個有コンデンサ２
２，２３も又、回路の“移行の変遷”に対する影
響について考慮しなければならない。

以上で、回路成分及びそれらの相互作用を理解
したが、以下第２図の一群の電圧対時間プロツト
を参照して回路動作の説明をするのが適当であ
る。最初に注意すると、それらプロツトは該回路
の移行又は変遷を例示するために全体的動作期間
の一部のみを描いたものである。そのノード及び
ラインは第１図のそれらに対応するようにラベル
してある。事象の重要な時点は、図の上と下に適
切にラベルされ、縦に延びる点線で表わした。第
２図は単にこの発明の一実施例を描いたものに過
ぎないため、それら事象のあるものは回路の作用
に影響することなく、適宜変更することができる
ということはわかるであろう。それら事象の置換
が回路の動作に影響する場合には、特に注意する
であろう。回路の原理を例示するようにしたた
め、“プリチヤージ”（PRECHARGE）、“ラツ
チ”（LATCH）、“基準”（REFERENCE）及び
“メモリー・コラム”（MEMORY COLUMN）
などの各波形は理想的信号として例示した。

“プリチヤージ”モードは第２図の最上部に描
かれ、それは“プリチヤージ”コマンド信号がト
ランジスタ３３，３４を付勢して、ノードV₁及
びV₂を接地する期間に該当する。V_Sも又接地電
位の方に導かれる。コンデンサ１９，２１は、前
述した方法に従い、その成分の時定数によつて決
められる最短期間で、トランジスタ１７，１８を
通してプリチヤージされる。第２図の電圧プロツ
トからわかるように、“ラツチ”（LATCH）ライ
ンの信号は“０”であるため、トランジスタ９，
１１，２７，３２を通る導通路はデイセーブルさ
れ、トランジスタ６，７を通る導通は可能化され
る。

第２図のプロツトの時刻t₀においては、“基準”
（REFERENCE）ライン信号は−9Vに達し、“メ
モリー・コラム”（MEMORY COLUMN）ライ
ン信号は−8.8Vに達する。これら２つの信号は
センス増幅回路に対する入力として働く。上記引
用特許の後者の米国特許の記載を再考すると、こ
の“基準”（REFERENCE）信号の大きさ（9V）
はバイナリ“01”状態とバイナリ“10”状態との
間を識別しうる電圧レベルに対応する。それから
見るに、“メモリー・コラム”ラインの−8.8Vは
バイナリ“01”状態に対応するメモリー・データ
を例示する。更に、第２図の分析を進めると、時
刻t₀の直後では、“プリチヤージ”及び“ラツチ”
ライン信号はそこに記した“メモリー・コラム”
及び“基準”ライン信号に対するいかなる回路の
反応をも禁止することは明らかである。後者の意
味は、“基準”及び“メモリー・コラム”信号は、
図示のように、時間的に同時に発生するが、それ
ほど強制的なものではないということを表わす。
これら２つの信号は、プロツトにも示されている
ように、時象t₁とt₂間における時点で個々に開始
してもよい。しかし、すべての関連する“差動モ
ード”の活動は時刻t₂前に終らなければならな
い。それによつて、上記２つの信号のどちらかが
時刻t₂における“ラツチ・モード”の開始後のい
つでも終了させるようにすることができる。

更に、第２図にプロツトされた種々の信号の時
間的分析を続行すると、“プリチヤージ”ライン
信号は時刻t₁で終了することがわかる。マルチバ
イブレータの交差接続腕のトランジスタ９，１１
が“オフ”のままに維持されるので、該回路は差
動増幅器の動作モードを保証する。ノードV_Sは、
ノードV₁，V₂が夫々−15V及び−14Vに落ちた
ときに、−9Vの“基準”信号とFET１３の3Vし
きい値によつて約−6Vにシフトされる。ノード
V₁とV₂との間の1Vの差動は、“メモリー・コラ
ム”電圧（8.8V）と“基準”電圧（9V）とを分
離した0.2Vの差異に対して、電圧利得５を表わ
す。時刻t₁直後におけるノードV₁及びV₂の電圧
の指数関数的形は各ノードにおける容量性負荷、
特に補助コンデンサ３６，３７のためである。

時刻t₂は動作シーケンスの“ラツチ・モード”
へのエントリを表わす。このモードは“ラツチ”
ライン信号の存在又は供給によつて開始され、そ
の後すぐに双安定マルチバイブレータをその２状
態の１にラツチして完了する。動作としては、
“ラツチ”信号の始動はトランジスタ９，１１，
２７，３２を付勢すると共に、データ・エント
リ・トランジスタ６，７を滅勢する。この実施例
では、ノードV_S，V₂の電圧は接地電位まで下り、
ノードV₁は電源のV_DDまで上る。プツシユプル出
力トランジスタ２４，２６は規定の方法に従う。

t₂の変遷の終りと時刻t₃の始めとの間の期間は
マルチバイブレータの出力をサンプルするに都合
が良い期間を提供して、２つの信号、“基準”又
は“メモリー・コラム”信号のどちらが絶対値で
大きいかを確認する。この特定の実施例において
は、V₁の−17Vと出力ライン電圧のV_DDとによつ
て、“基準”ライン信号の方が“メモリー・コラ
ム”ラインの信号より大きかつたということを表
示する。故に、記憶データは前述の米国特許が教
示する方法で、次に隣接するセンス増幅の応答に
従い、“00”か“01”のどちらかでなければなら
ない。米国特許第4192014号の教示と一致させる
と、各メモリー・セルの正確なバイナリ状態を確
認するためには、３つの合成センス増幅器が必要
である。

時刻t₂における該回路の変遷と、時刻t₂の直前
における回路要素の初期状態とは“差動モード”
と“ラツチ・モード”との間の変遷を理解するに
重要である。顕著な動作上の考慮するべき事項は
回路が対称であり、容量性要素に蓄積されている
初期状態は非対称であるという事である。例とし
て、この実施例を使用してノードV₁及びV₂の電
圧レベルを分析すると、それら容量負荷されたノ
ードは時刻t₂で1Vだけ異なるということを表わ
している。そのとき現われた“ラツチ”ライン信
号は同時に短絡トランジスタ３２及び交差接続ト
ランジスタ９，１１を付勢する。ドライバ・トラ
ンジスタ１２，１３の導電性の初期のレベルは個
有のコンデンサ２２，２３に蓄積されている電荷
によつて維持される。しかし、その直後、交差接
続電圧は1Vの不平衡により、明確にトランジス
タ１２，１３に影響し始める。能動及び受動回路
要素が対称であるということを思い浮かべると、
端子V₁における大きい方の電圧はトランジスタ
１３をトランジスタ１２より大きく駆動するだろ
うということがわかる。電圧V₂の絶対値の方が
低いので、時刻t₂直後の再生時には、ノードV₂を
接地電位にひつばり、電圧V₁をV_DDに近いレベル
に上昇させる。

時刻t₂付近の動作事象を簡単に要約すると、時
刻t₂前の時点では、受動回路要素の非対称初期状
態としてわずかに異なる電圧が対比され、増幅さ
れ、記憶されるということに注意しよう。その
後、マルチバイブレータ構造に復帰し、回路の対
称性と再生的変遷（regenerative dynamics）と
を組合わせて、初期状態の公称差異が該回路を２
つの安定状態にうちの一方に駆動しうるようにす
る。

“ラツチ（LATCH）モード”は時刻t₃で終了
する。第２図のプロツトに表わしてこの実施例の
ように、“プリチヤージ・モード”の始めは“ラ
ツチ・モード”の終りと一致する。時刻t₃前に
“プリチヤージ”が始まるなら、そのために、単
にサンプル期間が短縮されるだけである。しか
し、それが時刻t₃後に開始されると、該回路はそ
れらの間、暫時瞬間的に“差動モード”に後戻り
するであろう。

この実施例の回路の電圧プロツトは時刻t₄で
“メモリー・コラム”ライン及び“基準”ライン
両信号が接地電位に落ちるということを示してい
る。この回路に対する上記信号のエントリは“ラ
ツチ”ライン信号を逆にしてトランジスタ６，７
に接続される信号によつて制御されるから、“メ
モリー・コラム”及び“基準”両信号は回路の動
作に影響することなく、全期間維持することがで
きる。

以上の簡単な要約により、以上説明したこの発
明の実施例は“差動モード”から始まり、その後
の良い時期に“ラツチ・モード”に続くというシ
ーケンスにその動作の特徴があるということがわ
かつたであろう。“ラツチ・モード”中の出力信
号は“差動モード”中に比較された２つの入力信
号レベルの相対的地位を表わす状態を持つている
バイナリ形式のものである。回路の２つの導通路
にある大体同一の負荷及び増幅要素は“差動モー
ド”中バイアスされ、それらドライバFETをし
きい値電圧近くで動作させることによつて最良の
結果を得る。“差動モード”中に比較された２つ
の入力信号間の増幅された差異はそれに続く“ラ
ツチ・モード”への変遷のために、該回路の容量
性要素に対して初期状態を与える。それによつ
て、“ラツチ・モード”への移行に共同する再生
的変遷は該回路を正しいバイナリ状態に確実にラ
ツチさせる。“ラツチ・モード”に入ると同時に、
回路はバイアスされ、入力信号は比較回路から遮
断される。

この実施例における比較回路は交差接続路を適
宜切り離すことができる共通に作動しうる装置を
通して交差接続された対称構造の双安定マルチバ
イブレータによつて構成される。該マルチバイブ
レータ回路の夫々の両腕にある増幅装置は“差動
モード”中夫々の一端が定電流源に共通に接続さ
れる。該定電流源は該増幅装置を高い利得の領域
にバイアスするよう調節される。電流源と電気的
に並列な短絡装置は交差接続路にある該装置と同
期して作動し、“ラツチ・モード”中、該電流源
をデイセーブルする。

この実施例における個々のデカツプリング
FETは比較器に対する各入力信号の通路に接続
される。該FETは“ラツチ・モード”に同期し
たコマンド信号によつて適当に駆動されたとき
に、双安定マルチバイブレータに対する入力信号
を動作的に切り離す。該マルチバイブレータのイ
ンバータはブーテツド負荷（booted load）FET
を含む。該インバータは“差動モード”の開始前
にプリチヤージされて、正しいブートストラツプ
（boot）動作を保証し、このモードに寄与する設
定時間を短縮する。

以上教示した比較器は、特に集積回路技術を使
用して、能動素子としての絶縁ゲート電界効果ト
ランジスタ（IGFET）の製造に好適である。こ
の実施例において、“差動モード”バイアス回路
はドライバFETのソース電圧を入力電圧に近い
しきい値電圧にシフトする。それによつて差動的
に動作するドライバFETから最高の利得が得ら
れる。増幅された差異の容量的蓄積に対する構造
的対称性の精密な制御により、“差動モード”と
“ラツチ・モード”との間の動的な変遷の終了と
共に正しいバイリ状態が得られるということを保
証する。

以上の回路要素及びそれら総合の動作特性の説
明から、速度及び堅実なレベルの差動はこの発明
の個有な特徴を構成するということが明らかとな
つた。その上、以上例示し説明したタイミング・
シーケンスは、例えば、内部装置及び外部データ
についてトランジスタの利得、入力信号レベルの
制限、又は応答時間の強制等煩らわしい負担を課
すことなく、明らかに必要な程度の同期を明示す
るものである。手近な以上述べたこれらこの発明
の寄与又は効果の認識により、以上述べた実施例
に代りうるこの発明の実施例も、この発明の範囲
から離れることなく実現可能であることは容易に
理解しうるであろう。