JPH0335857B2 - - Google Patents
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- JPH0335857B2 JPH0335857B2 JP57054004A JP5400482A JPH0335857B2 JP H0335857 B2 JPH0335857 B2 JP H0335857B2 JP 57054004 A JP57054004 A JP 57054004A JP 5400482 A JP5400482 A JP 5400482A JP H0335857 B2 JPH0335857 B2 JP H0335857B2
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- Japan
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- signal
- analog
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- converter
- digital
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、アナログ信号をｒ＋１ビツトのデ
ジタル信号に変換する並列型アナログ・デジタル
変換器に関するものであり、特にｐ＝2r−１（た
だしｒは変換器の出力信号の２進デジツト数から
１を減じたもの）個の比較器を有する変換器に関
するものであつて、それにおいてアナログ信号は
比較器の一方の入力端子に供給され、他方の入力
端子は同じ値の抵抗から構成され、基準電圧Ur
が供給されている抵抗分圧器のタツプに順番に接
続され、アナログ信号は変換器のサンプリングの
ためのクロツク信号の各変換周期の後半期間に
ΔU＝Ur／2r+1だけシフトされる。 ［従来の技術］ この種の並列型アナログ・デジタル変換器はド
イツ特許出願P3015141.8号に基づいて優先権を主
張しているヨーロツパ特許出願の明細書中に比較
器および基準電圧に接続された分圧器の抵抗の数
を減少させる２つの可能な方法のうちの１つとし
て記載されている。この明細書においてはアナロ
グ信号が供給される比較器の入力の切換装置の利
用については特に説明されておらず、分圧器の適
当な結線によつて如何にして電圧変化ΔUが得ら
れるかについて詳細に説明されている。 ［発明の解決すべき課題］ この発明の目的は、アナログ信号を供給される
比較器の入力におけるDCレベルを切換えるため
の、比較的低い抵抗を使用して集積回路として構
成することを容易にした並列型アナログ・デジタ
ル変換器を提供することである。 ［課題解決のための手段］ この発明は、アナログ信号をｒ＋１ビツトのデ
ジタル信号に変換する並列型アナログ・デジタル
変換器であつて、 (イ) 2r−１の比較器と、 (ロ) 同じ値の抵抗からなり、基準電圧Urを分圧
する抵抗分圧器であつて、この抵抗分圧器の
次々のタツプにおける電圧を対応する比較器の
第１の入力端子に供給するものと、 (ハ) アナログ信号を比較器の第２の入力端子に供
給し、変換器の変換周期の後半期間にはΔU＝
Ur／2r+1だけシフトして供給するアナログ信号
供給手段と、 (ニ) 各比較器の出力を入力としてｒビツトの信号
を出力するデジタルエンコーダと、 (ホ) 変換器の変換周期の前半期間に前記デジタル
エンコーダの出力を記憶するバツフアメモリ
と、 (ヘ) デジタルエンコーダの出力部の最小桁のビツ
トとバツフアメモリの出力部の対応するビツト
を入力とする排他的オアゲートとを具備し、 排他的オアゲートの出力を変換器の出力信号の
最小桁のビツトとするようにした並列型アナロ
グ・デジタル変換器において、 前記アナログ信号供給手段が、 (a) エミツタが相互に接続された第１および第２
のトランジスタと、 (b) 前記２個のトランジスタのエミツタ路中に挿
入された定電流源と、 (c) 前記２個のトランジスタのコレクタ間に接続
され、それを通つてアナログ信号が各比較器の
第１の入力端子に与えられる抵抗であつて、そ
の値がＩを前記定電流源の電流として、 Ｒ＝ΔU／Ｉ＝Ur／2r+1に選定された抵抗と、 (d) 第１のトランジスタのベースに固定電位を与
える手段と、 (e) 変換器の変換周期の後半期間に第２のトラン
ジスタのベースにそのトランジスタを導通状態
とする制御信号を供給する手段とで構成される
ことを特徴とする。 ［発明の効果］ このような構成によれば、ミリボルト範囲の一
般に必要な電圧変化ΔU（例えば６デジツトの出
力信号を有する変換器において）に対して前記の
抵抗は低い値にすることが可能になる（例えば、
ΔU＝10mV、Ｒ＝10Ω，Ｉ＝1mA）。集積回路で
は抵抗は低いほうが製作が容易であるから、この
ような構成の変換器はモノリシツク集積回路技術
によつて構成する上で有利である。この発明によ
るさらに別の効果は抵抗を低くすることができる
結果として変換器の周波数レスポンスが良好にな
ることである。 ［実施例］ 図示の実施例で説明する。この発明の並列型ア
ナログ・デジタル変換器はｒを２進デジツト数か
ら１を減じたものとすると、ｐ＝2r−１個の比較
器を使用してアナログ信号をｒ＋１ビツトのデジ
タル信号に変換するものである。 図示実施例の並列型アナログ・デジタル変換器
はｐ個の比較器Ｄ１，Ｄ２，Ｄ３，…Dp−１，
Dpを備えており、それ等は差動増幅器であるこ
とが好ましい。比較器の反転入力端子（−）はｐ
＋１個の同じ値の抵抗Ｒ０，Ｒ１，Ｒ２，…Rp
から成る分圧器のタツプに接続されている。分圧
器の一端において基準電圧Urがそれに供給され、
分圧器の他端は接地されている。 比較器の非反転入力端子（＋）は抵抗Ｒを介し
てアナログ信号入力端子EAに共通に接続されて
いる。抵抗Ｒは２個のトランジスタＴ１，Ｔ２の
コレクタ間に接続され、トランジスタＴ１，Ｔ２
のエミツタは互いに接続されて、その接続点は電
流Ｉを供給する定電流源KQを経て接地点に接続
されている。図においてトランジスタＴ１のコレ
クタはしたがつて比較器Ｄ１及びDpの非反転入
力端子の共通接続部に接続され、一方トランジス
タＴ２のコレクタはアナログ信号入力端子EAに
接続されている。 ２個のトランジスタＴ１，Ｔ２の一方のベース
は固定電位Ucに接続され（図ではこれはトラン
ジスタＴ１である）、一方他方のトランジスタ
（トランジスタＴ２）のベースは方形波の変換器
クロツク信号Ｆを供給されている。このクロツク
信号Ｆの１周期（以下これを変換周期という）の
期間に入力アナログ信号のサンプリング値が対応
したデジタル信号に変換される。この変換周期の
前半と後半でクロツク信号Ｆの方形波の極性は反
転し、したがつてトランジスタＴ２は変換周期の
前半でオン、後半でオフとなる。 比較器Ｄ１乃至Dpの出力端子はエンコーダCD
の入力端子に結合され、エンコーダCDの出力部
は通常の方法でｒデジツトの２進信号を出力す
る。この２進信号はバツフアメモリPS中に蓄積
され、それはクロツク信号Ｆによつてクロツクさ
れる。エンコーダの出力信号の最小桁のビツトお
よびバツフアメモリの出力信号の最小桁のビツト
は排他的オアゲートEGの２つの入力端子に供給
され、そのゲートEGは変換器出力信号の最小桁
のビツトＡ１を出力する。その時バツフアメモリ
PSの最小桁のビツトに対する出力は変換器出力
信号の下から２番目の桁のビツトＡ２を出力す
る。同様にしてバツフアメモリ出力信号の最大桁
のビツトは変換器出力信号の最大桁のビツト
Ar+1である。 この発明によれば従来の技術と全く同様にｒデ
ジツトの信号を出力するに過ぎない2r−１個の比
較器によつて（ｒ＋１）デジツトの変換器出力信
号を発生することが可能である。 これを行うために、変換周期の前半の期間中エ
ンコーダCDの出力部に現れたデジタル信号は変
換周期の後半期間までバツフアメモリPSに蓄積
され、後半期間にこの信号の最小桁のビツトとエ
ンコーダCDの出力部に現れる新しいデジタル信
号の最小桁のビツトの排他的オア信号XORが排
他的オアゲートEGによつて形成される。ここで
考えている変換周期の後半期間では比較器の非反
転入力端子における電圧はΔU＝Ur／2r+1だけ変
化されるから、変換周期の後半期間の終りおける
排他的オア動作は１個の追加の変換器出力信号ビ
ツトの利得を生じる。 抵抗Ｒの値を選択する場合には、アナログ信号
をアナログ信号入力端子EAに供給する補助回路
によつて完成される回路で定電流源KQからの電
流がトランジスタＴ２を流れ、したがつて、例え
ば変換周期の前半期間の方形波のクロツク信号Ｆ
の一方の極性の部分中抵抗Ｒを流れず、後半期間
の他方の極性の部分中はトランジスタＴ１を通つ
て流れ、トランジスタＴ２はオフにされるため抵
抗Ｒを通つて流れる。したがつて、抵抗Ｒの値は
Ｒ＝ΔU／Ｉ＝Ur／2r+1Ｉとなるように選択され
なければならない。クロツク信号Ｆの振幅は固定
電圧Ucとの関連において２個のトランジスタＴ
１，Ｔ２が前述のクロツク信号Ｆの２つの部分中
に交互にオンおよびオフに切換えられるように選
択されなければならないことは明白である。 この発明は、特に例えばビデオ信号用等の高速
の並列アナログ・デジタル変換器に適したもので
あり、ΔUの入力電圧の変化がない時に必要とさ
れる比較器の半数の比較器によつて例えば６ビツ
トの変換器出力信号を得ることを可能にする。
ジタル信号に変換する並列型アナログ・デジタル
変換器に関するものであり、特にｐ＝2r−１（た
だしｒは変換器の出力信号の２進デジツト数から
１を減じたもの）個の比較器を有する変換器に関
するものであつて、それにおいてアナログ信号は
比較器の一方の入力端子に供給され、他方の入力
端子は同じ値の抵抗から構成され、基準電圧Ur
が供給されている抵抗分圧器のタツプに順番に接
続され、アナログ信号は変換器のサンプリングの
ためのクロツク信号の各変換周期の後半期間に
ΔU＝Ur／2r+1だけシフトされる。 ［従来の技術］ この種の並列型アナログ・デジタル変換器はド
イツ特許出願P3015141.8号に基づいて優先権を主
張しているヨーロツパ特許出願の明細書中に比較
器および基準電圧に接続された分圧器の抵抗の数
を減少させる２つの可能な方法のうちの１つとし
て記載されている。この明細書においてはアナロ
グ信号が供給される比較器の入力の切換装置の利
用については特に説明されておらず、分圧器の適
当な結線によつて如何にして電圧変化ΔUが得ら
れるかについて詳細に説明されている。 ［発明の解決すべき課題］ この発明の目的は、アナログ信号を供給される
比較器の入力におけるDCレベルを切換えるため
の、比較的低い抵抗を使用して集積回路として構
成することを容易にした並列型アナログ・デジタ
ル変換器を提供することである。 ［課題解決のための手段］ この発明は、アナログ信号をｒ＋１ビツトのデ
ジタル信号に変換する並列型アナログ・デジタル
変換器であつて、 (イ) 2r−１の比較器と、 (ロ) 同じ値の抵抗からなり、基準電圧Urを分圧
する抵抗分圧器であつて、この抵抗分圧器の
次々のタツプにおける電圧を対応する比較器の
第１の入力端子に供給するものと、 (ハ) アナログ信号を比較器の第２の入力端子に供
給し、変換器の変換周期の後半期間にはΔU＝
Ur／2r+1だけシフトして供給するアナログ信号
供給手段と、 (ニ) 各比較器の出力を入力としてｒビツトの信号
を出力するデジタルエンコーダと、 (ホ) 変換器の変換周期の前半期間に前記デジタル
エンコーダの出力を記憶するバツフアメモリ
と、 (ヘ) デジタルエンコーダの出力部の最小桁のビツ
トとバツフアメモリの出力部の対応するビツト
を入力とする排他的オアゲートとを具備し、 排他的オアゲートの出力を変換器の出力信号の
最小桁のビツトとするようにした並列型アナロ
グ・デジタル変換器において、 前記アナログ信号供給手段が、 (a) エミツタが相互に接続された第１および第２
のトランジスタと、 (b) 前記２個のトランジスタのエミツタ路中に挿
入された定電流源と、 (c) 前記２個のトランジスタのコレクタ間に接続
され、それを通つてアナログ信号が各比較器の
第１の入力端子に与えられる抵抗であつて、そ
の値がＩを前記定電流源の電流として、 Ｒ＝ΔU／Ｉ＝Ur／2r+1に選定された抵抗と、 (d) 第１のトランジスタのベースに固定電位を与
える手段と、 (e) 変換器の変換周期の後半期間に第２のトラン
ジスタのベースにそのトランジスタを導通状態
とする制御信号を供給する手段とで構成される
ことを特徴とする。 ［発明の効果］ このような構成によれば、ミリボルト範囲の一
般に必要な電圧変化ΔU（例えば６デジツトの出
力信号を有する変換器において）に対して前記の
抵抗は低い値にすることが可能になる（例えば、
ΔU＝10mV、Ｒ＝10Ω，Ｉ＝1mA）。集積回路で
は抵抗は低いほうが製作が容易であるから、この
ような構成の変換器はモノリシツク集積回路技術
によつて構成する上で有利である。この発明によ
るさらに別の効果は抵抗を低くすることができる
結果として変換器の周波数レスポンスが良好にな
ることである。 ［実施例］ 図示の実施例で説明する。この発明の並列型ア
ナログ・デジタル変換器はｒを２進デジツト数か
ら１を減じたものとすると、ｐ＝2r−１個の比較
器を使用してアナログ信号をｒ＋１ビツトのデジ
タル信号に変換するものである。 図示実施例の並列型アナログ・デジタル変換器
はｐ個の比較器Ｄ１，Ｄ２，Ｄ３，…Dp−１，
Dpを備えており、それ等は差動増幅器であるこ
とが好ましい。比較器の反転入力端子（−）はｐ
＋１個の同じ値の抵抗Ｒ０，Ｒ１，Ｒ２，…Rp
から成る分圧器のタツプに接続されている。分圧
器の一端において基準電圧Urがそれに供給され、
分圧器の他端は接地されている。 比較器の非反転入力端子（＋）は抵抗Ｒを介し
てアナログ信号入力端子EAに共通に接続されて
いる。抵抗Ｒは２個のトランジスタＴ１，Ｔ２の
コレクタ間に接続され、トランジスタＴ１，Ｔ２
のエミツタは互いに接続されて、その接続点は電
流Ｉを供給する定電流源KQを経て接地点に接続
されている。図においてトランジスタＴ１のコレ
クタはしたがつて比較器Ｄ１及びDpの非反転入
力端子の共通接続部に接続され、一方トランジス
タＴ２のコレクタはアナログ信号入力端子EAに
接続されている。 ２個のトランジスタＴ１，Ｔ２の一方のベース
は固定電位Ucに接続され（図ではこれはトラン
ジスタＴ１である）、一方他方のトランジスタ
（トランジスタＴ２）のベースは方形波の変換器
クロツク信号Ｆを供給されている。このクロツク
信号Ｆの１周期（以下これを変換周期という）の
期間に入力アナログ信号のサンプリング値が対応
したデジタル信号に変換される。この変換周期の
前半と後半でクロツク信号Ｆの方形波の極性は反
転し、したがつてトランジスタＴ２は変換周期の
前半でオン、後半でオフとなる。 比較器Ｄ１乃至Dpの出力端子はエンコーダCD
の入力端子に結合され、エンコーダCDの出力部
は通常の方法でｒデジツトの２進信号を出力す
る。この２進信号はバツフアメモリPS中に蓄積
され、それはクロツク信号Ｆによつてクロツクさ
れる。エンコーダの出力信号の最小桁のビツトお
よびバツフアメモリの出力信号の最小桁のビツト
は排他的オアゲートEGの２つの入力端子に供給
され、そのゲートEGは変換器出力信号の最小桁
のビツトＡ１を出力する。その時バツフアメモリ
PSの最小桁のビツトに対する出力は変換器出力
信号の下から２番目の桁のビツトＡ２を出力す
る。同様にしてバツフアメモリ出力信号の最大桁
のビツトは変換器出力信号の最大桁のビツト
Ar+1である。 この発明によれば従来の技術と全く同様にｒデ
ジツトの信号を出力するに過ぎない2r−１個の比
較器によつて（ｒ＋１）デジツトの変換器出力信
号を発生することが可能である。 これを行うために、変換周期の前半の期間中エ
ンコーダCDの出力部に現れたデジタル信号は変
換周期の後半期間までバツフアメモリPSに蓄積
され、後半期間にこの信号の最小桁のビツトとエ
ンコーダCDの出力部に現れる新しいデジタル信
号の最小桁のビツトの排他的オア信号XORが排
他的オアゲートEGによつて形成される。ここで
考えている変換周期の後半期間では比較器の非反
転入力端子における電圧はΔU＝Ur／2r+1だけ変
化されるから、変換周期の後半期間の終りおける
排他的オア動作は１個の追加の変換器出力信号ビ
ツトの利得を生じる。 抵抗Ｒの値を選択する場合には、アナログ信号
をアナログ信号入力端子EAに供給する補助回路
によつて完成される回路で定電流源KQからの電
流がトランジスタＴ２を流れ、したがつて、例え
ば変換周期の前半期間の方形波のクロツク信号Ｆ
の一方の極性の部分中抵抗Ｒを流れず、後半期間
の他方の極性の部分中はトランジスタＴ１を通つ
て流れ、トランジスタＴ２はオフにされるため抵
抗Ｒを通つて流れる。したがつて、抵抗Ｒの値は
Ｒ＝ΔU／Ｉ＝Ur／2r+1Ｉとなるように選択され
なければならない。クロツク信号Ｆの振幅は固定
電圧Ucとの関連において２個のトランジスタＴ
１，Ｔ２が前述のクロツク信号Ｆの２つの部分中
に交互にオンおよびオフに切換えられるように選
択されなければならないことは明白である。 この発明は、特に例えばビデオ信号用等の高速
の並列アナログ・デジタル変換器に適したもので
あり、ΔUの入力電圧の変化がない時に必要とさ
れる比較器の半数の比較器によつて例えば６ビツ
トの変換器出力信号を得ることを可能にする。
図はこの発明の１実施例の並列アナログ・デジ
タル変換器の概略回路図である。 Ｄ１〜Dp…比較器、Ｒ０〜Rp，Ｒ…抵抗、CD
…エンコーダ、PS…バツフアメモリ、KQ…定電
流源、EG…排他的オアゲート、Ｆ…クロツク信
号入力端子、EA…アナログ信号入力端子。
タル変換器の概略回路図である。 Ｄ１〜Dp…比較器、Ｒ０〜Rp，Ｒ…抵抗、CD
…エンコーダ、PS…バツフアメモリ、KQ…定電
流源、EG…排他的オアゲート、Ｆ…クロツク信
号入力端子、EA…アナログ信号入力端子。
Claims (1)
- 【特許請求の範囲】 １ アナログ信号をｒ＋１ビツトのデジタル信号
に変換する並列型アナログ・デジタル変換器であ
つて、 (イ) 2r−１の比較器と、 (ロ) 同じ値の抵抗からなり、基準電圧Urを分圧
する抵抗分圧器であつて、この抵抗分圧器の
次々のタツプにおける電圧を対応する比較器の
第１の入力端子に供給するものと、 (ハ) アナログ信号を比較器の第２の入力端子に供
給し、変換器の変換周期の後半期間にはΔU＝
Ur／2r+1だけシフトして供給するアナログ信号
供給手段と、 (ニ) 各比較器の出力を入力としてｒビツトの信号
を出力するデジタルエンコーダと、 (ホ) 変換器の変換周期の前半期間に前記デジタル
エンコーダの出力を記憶するバツフアメモリ
と、 (ヘ) デジタルエンコーダの出力部の最小桁のビツ
トとバツフアメモリの出力部の対応するビツト
を入力とする排他的オアゲートとを具備し、 排他的オアゲートの出力を変換器の出力信号の
最小桁のビツトとするようにした並列型アナロ
グ・デジタル変換器において、 前記アナログ信号供給手段が、 (a) エミツタが相互に接続された第１および第２
のトランジスタと、 (b) 前記２個のトランジスタのエミツタ路中に挿
入された定電流源と、 (c) 前記２個のトランジスタのコレクタ間に接続
され、それを通つてアナログ信号が各比較器の
第２の入力端子に与えられる抵抗であつて、そ
の値がＩを前記定電流源の電流として、 Ｒ＝ΔU／Ｉ＝Ur／2r+1に選定された抵抗と、 (d) 第１のトランジスタのベースに固定電位を与
える手段と、 (e) 変換器の変換周期の後半期間に第２のトラン
ジスタのベースにそのトランジスタを導通状態
とする制御信号を供給する手段とで構成される
ことを特徴とするアナログ・デジタル変換器。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP81102538A EP0062081B1 (de) | 1981-04-03 | 1981-04-03 | Parallel-Analog-Digital-Wandler |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57176833A JPS57176833A (en) | 1982-10-30 |
| JPH0335857B2 true JPH0335857B2 (ja) | 1991-05-29 |
Family
ID=8187644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054004A Granted JPS57176833A (en) | 1981-04-03 | 1982-04-02 | Parallel analog-to-digital converter |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0062081B1 (ja) |
| JP (1) | JPS57176833A (ja) |
| DE (1) | DE3169326D1 (ja) |
| ES (1) | ES8305170A1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62204616A (ja) * | 1986-03-05 | 1987-09-09 | Fujitsu Ltd | 並列比較形ａ―ｄ変換器のリファレンス調整方法 |
| DE3826621A1 (de) * | 1988-08-05 | 1990-02-08 | Akzo Gmbh | Spinnduesenplatte |
| US7999620B2 (en) * | 2008-12-12 | 2011-08-16 | Analog Devices, Inc. | Amplifier with dither |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3662380A (en) * | 1970-03-02 | 1972-05-09 | Biomation Inc | Transient recorder |
| FR2232881A1 (en) * | 1973-06-08 | 1975-01-03 | Anvar | Parallel analogue-digital converter - for digital measurement of analogue electrical signals using series of comparators |
| JPS5081715A (ja) * | 1973-11-23 | 1975-07-02 | ||
| JPS5434671A (en) * | 1977-08-23 | 1979-03-14 | Nippon Hoso Kyokai <Nhk> | Analog-digital converter |
| JPS5441061A (en) * | 1977-09-08 | 1979-03-31 | Sony Corp | Analogue/digital converter |
-
1981
- 1981-04-03 EP EP81102538A patent/EP0062081B1/de not_active Expired
- 1981-04-03 DE DE8181102538T patent/DE3169326D1/de not_active Expired
-
1982
- 1982-03-31 ES ES511016A patent/ES8305170A1/es not_active Expired
- 1982-04-02 JP JP57054004A patent/JPS57176833A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| EP0062081A1 (de) | 1982-10-13 |
| JPS57176833A (en) | 1982-10-30 |
| ES511016A0 (es) | 1983-04-16 |
| DE3169326D1 (de) | 1985-04-25 |
| ES8305170A1 (es) | 1983-04-16 |
| EP0062081B1 (de) | 1985-03-20 |
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