JPH0335865B2

JPH0335865B2 -

Info

Publication number: JPH0335865B2
Application number: JP55033694A
Authority: JP
Inventors: Hiromasa Shimizu
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1980-03-17
Filing date: 1980-03-17
Publication date: 1991-05-29
Also published as: JPS56129473A

Description

【発明の詳細な説明】本発明は画情報メモリ装置を有するフアクシミ
リ装置の制御方法の改良に関するものである。

従来の画情報メモリ装置を有するフアクシミリ
装置は、第１図に示されるように、走査読取部１
で原稿の走査読み取りを開始し、得られた画情報
はコーダ２で冗長度を除去されメモリ装置３に入
力される。この符号化情報の入力が完了すると、
システム制御部（図示していない）から送信起動
がかかり、送信状態に入り、メモリ装置３に記憶
されている符号化情報は通信制御装置４を介して
モデム５に入力され、モデム５で変調されて回線
に送信される。

受信の場合は、回線を通して送られて来た信号
がモデム５で復調され、この復調された符号化情
報は、メモリ装置３に記憶される。そしてシステ
ム制御部から記録の起動がかかると、メモリ装置
３に記憶されている符号化情報は、デコーダ６に
入力されて画情報に変換され、記録部７で記録さ
れるようになつている。

このような従来のフアクシミリ装置は複数の入
出力装置とメモリ装置を有しているが、各装置の
すべてが同時に動作することなく、一部の装置が
停止した状態におかれる。即ち、各装置の使用率
が低くなり、システム全体として見た場合、入力
から出力までの処理時間が長くなつていた。これ
はメモリ装置３内に出力すべき画情報が溜まるこ
とが原因となつている。また、画情報読取動作，
回線への送出動作を行なつている時、即ち、読取
モードで動作している時はメモリ装置３内に記録
すべき情報があつても記録することができず、そ
して、受信する際の記録モードで動作している時
は前記読取モードを動作させることができないた
め、原稿の読取走査は待たされる等の欠点があつ
た。

本発明の目的は、メモリの使用効率を大幅に向
上させるようにしたメモリ装置付フアクシミリ装
置の制御方法を提供することである。

このような目的を達成するために、本発明は、
読み取つた画情報を符号化装置で符号化し、符号
化情報を一旦メモリに蓄積した後、モデムを介し
て回線に送出する一方、上記モデムを介して受信
した符号化情報を一旦メモリに蓄積した後、復号
化装置で画情報に復号化して記録するメモリ装置
付フアクシミリ装置の制御方法であつて、上記メ
モリから上記復号装置への符号化情報出力、上記
メモリから上記モデムへの符号化情報出力、上記
モデムから上記メモリへの符号化情報入力、上記
符号化装置から上記メモリへの符号化情報入力、
の順序で優先順位を定めて送受信を制御すること
を特徴とするものである。

以下実施例により、本発明を詳細に説明する。

なお、本実施例に関する図面において、同等の
機能を有するものは同一記号を付してある。

第２図は本発明の一実施例のブロツク構成図で
ある。

図中、１１は多重要求の入出力が可能なシステ
ム制御装置、１２はメモリ装置、１３はスキヤナ
制御装置、１４は受信装置、１５は送信装置、１
６は通信制御装置、１７はプロツタ制御装置、１
８はデコーダ、１９はコーダ、２０は原稿制御装
置である。

第３図は本実施例のメモリ装置の一実施例のブ
ロツク構成図である。図中、２１，２３は入力ポ
ート、２２，２４は出力ポート、２５〜２８はポ
ート制御回路、２９はシステム制御装置１１から
の制御データ入出力装置、３０はデータメモリ、
３１はプログラムメモリ、３２はマイクロコンピ
ユータ等の中央処理装置、MDBはメモリデータ
バス、MABはメモリアドレスバス、MCBはメ
モリコントロールバス、CLKはクロツク信号、
VDは符号化情報である。また、１２ａはメモリ
であり、１２ｂはメモリ制御部であり、メモリ１
２ａのメモリエリアは所定の固定データ長のＮ個
のブロツクに等分割されており、ブロツク内のア
ドレスは順次アクセスであるが、原稿を構成する
ブロツクの順番はランダムである。ブロツク内の
アドレスはポート制御回路２５〜２８で制御さ
れ、ブロツクの順番はメモリ制御を行なう中央処
理装置３２で制御されるものである。

次に、このメモリ装置１２の動作を説明する。

第３図において、メモリ１２ａへの符号化情報
VDの入出力は入出力ポート２１〜２４を通して
行なわれ、符号化情報VDがメモリ１２ａの転送
単位ビツト数になるまでの時間を利用して各ポー
ト２１〜２４を時分割でメモリ１２ａと接続され
るので各入出力ポート２１〜２４はすべて同時動
作が可能である。

さらに、入出力ポートの数を増加してゆき、か
つ、転送速度が充分であれば、コーダ１９，デコ
ーダ１８、送信装置１５，受信装置１４等の複数
個を設定することができ、また、大容量の補助メ
モリ（磁気デイスク，磁気テープ等）を接続する
ことも可能である。前記入出力ポート２１〜２４
はすべてポート制御回路２５〜２８で制御され、
全体のブロツクの順番や各ポート制御回路２５〜
２８のスタート，ストツプは中央処理装置３２で
制御される。また、中央処理装置３２はシステム
制御装置１１の指令で動作する。

第４図は第３図に示されるメモリ装置１２の入
出力ポートの詳細なブロツク構成図であり、Ａ図
は入力ポートの構成図、Ｂ図は出力ポートの構成
図である。第４図において、３３はシフトレジス
タ、３４はラツチ、３５はカウンタである。

次にこの入出力ポートの動作を説明する。

前記コーダ１９，モデムからメモリ装置１２へ
の符号化情報VD及びメモリ装置１２からのデコ
ーダ１８，モデムへの符号化情報VDは一般にシ
リアルであるので、符号化情報VD転送速度を上
げるためにシリアル・パラレル変換を行なう。

入力ポートの場合、第４図Ａに示されるよう
に、入力符号化情報VDは転送クロツク信号CLK
と共にシフトレジスタ３３に記憶されてゆく。こ
の入力符号化情報VDはシリアル信号で連続して
送られて来るので、符号化情報VDの数をカウン
タ３５で計数し、その計数値が前記シフトレジス
タ３３に記憶されている符号化情報VDをメモリ
１２ａへ転送する単位になつたとき、カウンタ３
５からシフトレジスタ・フル信号SRFが出力さ
れる。このシフトレジスタ・フル信号SRFより、
シフトレジスタ３３に記憶されている符号化情報
VDがラツチ３４に転送されると同時にメモリ１
２ａのブロツク内のアドレスを更新する。ラツチ
３４に記憶されている符号化情報VDは次のシフ
トレジスタ・フル信号SRFが発生されるまでの
時間内に時分割で割り当てられた周期でメモリ１
２ａと接続され記憶される。

出力ポートの場合は、第４図Ｂに示されるよう
に、符号化情報VDはあらかじめシフトレジスタ
３３及びラツチ３４に設定しておいてから出力動
作を開始する。出力を開始してからシフトレジス
タ３３の符号化情報VDがすべて出力されたこと
をカウンタ３５で検出して、ラツチ３４にある次
の符号化情報VDをシフトレジスタ３３に転送す
る。そしてシフトレジスタ・エンプテイ信号
SREを出力ポート制御回路２２あるいは２４に
送出して次のシフトレジスタ・エンプテイ信号
SREが発生されるまでの時間内に時分割で割り
当てられた周期でメモリ１２ａと接続され、次の
符号化情報VDをラツチ３４にセツトしておく。

第５図は第３図に示されるポート制御回路の詳
細なブロツク構成図である。

図において、３６，３７はブロツク番号レジス
タであり、メモリ制御部１２ｂによつて設定され
るものである。ブロツク番号レジスタを２個設け
るのは符号化情報VDが連続して送られて来るの
で、次のブロツクをあらかじめ設定しておき時間
ギヤツプを生じさせないためのものである。３８
はメモリ１２ａのブロツク内アドレスカウンタで
あり、入出力ポート２１〜２４から送出されるシ
フトレジスタ・フル信号SRF及びシフトレジス
タ・エンプテイ信号SREによつてインクリメン
トされるものである。３９はブロツク番号レジス
タ３６，３７の出力を切り換えるための２進カウ
ンタ、４０，４１はアンドゲート回路、PDはメ
モリ制御部１２ｂからのブロツク番号信号、PQ
はメモリ制御部１２ｂにブロツクを要求するため
の信号である。

次に、このポート制御回路の動作を説明する。

アドレスカウンタ３８が１順すると、２進カウ
ンタ３９によつて２個のブロツク番号レジスタ３
６及び３７のいずれか一方が交互に選択される。
例えば２進カウンタ３９のＱ端子に出力があると
すると、ブロツク番号レジスタ３６が選択され、
アンドゲート回路４０を通してそのブロツク番号
レジスタ３６の出力とアドレスカウンタ３８の出
力によつて、メモリアドレスが指定される。更に
アドレスカウンタ３８が１順すると、メモリ制御
部１２ｂに次のブロツク番号を要求する信号PQ
を送出してブロツク番号を更新しておく。このよ
うにして順次メモリアドレスを指定してゆく。前
記ブロツク番号の更新には若干の時間がかかるの
でブロツク番号レジスタを２個用意してある。

第６図は本実施例のライン同期信号検出回路の
ブロツク構成図であり、４２はシフトレジスタ、
４３はMH符号化方式のEOLコードを検出するビ
ツトパターン検出回路、４４は同期信号計数用カ
ウンタである。ライン同期信号は符号化情報中に
含まれているため、前記ライン同期信号検出回路
により簡単に計数することができる。例えば、
MH方式では同期コードは「0000 0000 0001」で
あるから12ビツトのシリアインパラレルアウトの
シフトレジスタでコードパターンを検出すること
ができる。また、マイクロコンピユータでソフト
的に検出することも可能である。

第７図はメモリ制御部１２ｂのデータメモリ３
０に配設されているメモリ情報テーブルを示した
ものであり、PBはブロツク番号である。このメ
モリ情報テーブルは前記Ｎ個のブロツクに等分割
されたメモリエリアの各々のブロツクに１ビツト
のフラグが対応しており、例えば、ビツト誤りが
生じたブロツクには「１」のフラグがセツトされ
ており、正常のブロツクには「０」がセツトされ
ている。

第８図〜第１２図は本発明のシステム制御装置
１１に配設されている一実施例の４多重要求処理
における優先順位を制御するプロセスの動作フロ
ーチヤートである。この実施例では処理優先順位
を次のように設定する。

(1) メモリ装置１２からプロツタ制御装置１７へ
の画情報送出処理。

(2) メモリ装置１２から送信装置１５への画情報
送出処理。

(3) 受信装置１４からメモリ装置１２への画情報
送入処理。

(4) スキヤナ制御装置１３からメモリ装置１２へ
の画情報送入処理。

ここで、プロセス１，プロセス２，プロセス
３，プロセス４はそれぞれ次の動作を行う。プロ
セス１は４多重要求処理全体の動作を制御する主
プロセスであり、システム駆動開始と、プロセス
２，プロセス３、およびプロセス４の各プロセス
の駆動開始と停止、およびシステムの停止を行
う。プロセス２はメモリ装置１２からプロツタ制
御装置１７への出力動作制御を行う。プロセス３
はメモリ装置１２と送信装置１５，受信装置１４
と間の入出力動作制御を行う。プロセス４はスキ
ヤナ制御装置１３からメモリ装置１２への入力動
作制御を行う。なお、プロセス２，プロセス３、
およびプロセス４は各プロセツサでそれぞれ独立
に動作するものである。また、第８図〜第１１図
に示す各プロセスの動作は、それぞれシステム制
御装置内の制御プロセツサ１，プロセツサ２，プ
ロセツサ３，プロセツサ４の各装置で行なわれ
る。

第８図は制御プロセツサ１が行うプロセス１の
動作フローチヤートを示したものである。第９図
はプロセツサＩの動作フローチヤートを示したも
のであり、このプロセス２は前記優先順位第１位
の処理を行なうものである。第１０図はプロセス
３の動作フローチヤートであり、前記優先順位第
２位の処理及び第３位の処理を行なうものであ
る。第１１図はプロセス４の動作フローチヤート
であり、前記優先順位第４位の処理を行なうもの
である。

初期状態においては、制御プロセツサ１が第８
図に図示した手順で制御プロセツサ２〜４をスタ
ートさせ、制御プロセツサ２〜４はそれぞれ第９
図〜第１１図に図示されたプロセスを実行する。

まず、優先順位第１位の処理（即ち、プロセス
２）を実行する制御プロセツサ２がスタートし、
第９図に図示されたフローチヤートにおける「プ
ロツタ出力要求あり？」の判断を行なう。この時
点でプロツタ出力要求があれば、この判断ステツ
プがYESとなり、以後、メモリ装置１２からプ
ロツタ制御装置１７への画情報送出処理が実行さ
れる。

一方、上記判断ステツプがNOの場合には、プ
ロツタ出力要求があるまで制御プロセツサ２は待
機状態となる。

また、制御プロセツサ２のスタートに続いて優
先順位第２、３位の処理（即ち、プロセス２，
３）を実行する制御プロセツサ３がスタートし、
第１０図に図示されたフローチヤートにおける
「送信要求あり？」の判断を行なう。この時点で
送信要求があれば、この判断ステツプがYESと
なり、以後、メモリ装置１２から送信装置１５へ
の画情報送出が実行される。一方、上記判断ステ
ツプがNOの場合には、「受信要求あり？」の判
断を行ない、この時点で受信要求があれば、この
診断ステツプがYESとなり、以後、受信装置１
４からメモリ装置１２への画情報送入処理が実行
される。「受信要求あり？」の判断がNOの場合
には、再び「送信要求あり？」の判断ステツプに
移行し、送信要求あるいは受信要求があるまで制
御プロセツサ３は待機状態となる。

最後に、優先順位第４位の処理を実行する制御
プロセツサ４がスタートし、第１１図に図示され
たフローチヤートにおける「空きドキユメント制
御ブロツクあり？」の判断を行なう。この時点で
空きドキユメント制御ブロツクがあれば、この判
断ステツプがYESとなり、以後、スキヤナ制御
装置１３からメモリ装置１２への画情報送入処理
が実行される。

一方、上記判断ステツプがNOの場合には、空
きドキユメント制御ブロツクがあるまで制御プロ
セツサ４は待機状態となる。

以上が各プロセツサの初期状態の動作である
が、フアクシミリ装置の稼働中において上述した
優先順位で各処理を実行するため、本願発明では
コンピユータ分野における割込み処理の技法を適
用している。その具体的な処理方法は以下の通り
である。

第９図のプロツタ出力処理（優先順位第１
位）要求が発生した場合この処理は最も優先順位が高いため、直ちに第
９図の処理を実行する。

第１０図の送信処理（優先順位第２位）要求
が発生した場合送信処理を実行する前に、プロツタ出力処理
（優先順位第１位）要求があるか否かをチエツク
する。もし要求があれば送信処理（優先順位第２
位）要求を待機させ、直ちに第９図の処理を実行
する。プロツタ出力処理（優先順位第１位）要求
が発生していなければ送信処理要求を受け入れ、
第１０図の送信処理を実行する。

第１０図の受信処理（優先順位第３位）要求
が発生した場合受信処理を実行する前に、プロツタ出力処理
（優先順位第１位）要求あるいは送信処理（優先
順位第２位）要求があるか否かをチエツクし、も
し、プロツタ出力処理（優先順位第１位）要求あ
るいは送信処理（優先順位第２位）要求のどちら
か一方が発生していれば受信処理（優先順位第２
位）要求を待機させ、直ちに要求のある処理を実
行する。また、プロツタ出力処理（優先順位第１
位）要求および送信処理（優先順位第２位）要求
の双方とも発生している場合には、優先順位の高
いプロツタ出力処理（優先順位第１位）要求を優
先し、送信処理（優先順位第２位）要求及び受信
処理（優先順位第３位）要求を待機させ、直ちに
第９図の処理を実行する。

第１１図のスキヤナ入力処理（優先順位第４
位）要求が発生した場合スキヤナ入力処理を実行する前に、プロツタ出
力処理（優先順位第１位）要求、送信処理（優先
順位第２位）要求あるいは受信処理（優先順位第
３位）要求があるか否かをチエツクし、もし３つ
の要求の内、どれか１つが発生していればスキヤ
ナ入力処理（優先順位第４位）要求を待機させ、
直ちに要求のある処理を実行する。また、複数の
要求が発生している場あいには、優先順位の高い
要求を優先して実行し、他の優先順位の低い要求
を待機させる。

このようにすることにより、メモリ装置１２内
における画情報を最小にすることが可能となる。

前記第９図〜第１１図に示されるように、４多
重要求処理において、優先順位第１位〜第４位ま
での処理を行なうことにより、メモリ装置１２内
に滞溜している画情報を少なくすることができ
る。これは入力側から見れば使用可能なメモリ装
置１２がより効率よく使用でき、画情報の入力待
ちを少なくする。この実施例では優先順位第１位
の処理はその処理速度を高速化できるためメモリ
装置１２の効率を上げるものであり、優先順位第
２位の処理はメモリ装置１２を空きにするもので
ある。そして優先順位第３位の処理は送信して来
る相手側を待たさないようにするものである。

この優先順位を制御するためにシステム制御装
置１１は４個の独立した処理が並列に動作するよ
うに４多重の処理を行なう。そして、システム制
御装置のスケジユーラが優先度を制御し、前記の
優先順位を保持する。スケジユーラは事象の変
化、即ち入出力の開始，終了時に各処理の動作の
調整を行ない優先順位を制御する。

第１２図は、上述した優先度制御のスケジユー
ラの一実施例を示すフローチヤートである。ま
ず、同図では、次に示す場合は全てスタートに戻
るようになつている。

送信処理（優先順位第２位）要求が発生した
場合、その送信処理を実行する前に、プロツタ
出力処理（優先順位第１位）要求があるか否か
をチエツクし、プロツタ出力処理（優先順位第
１位）要求があつた際、受信処理（優先順位第３位）要求が発生した
場合、その受信処理を実行する前に、プロツタ
出力処理（優先順位第１位）要求あるいは送信
処理（優先順位第２位）要求があるか否かをチ
エツクしは、プロツタ出力処理（優先順位第１
位）要求あるいは送信処理（優先順位第２位）
要求のどちらか一方があつた際、スキヤナ入力処理（優先順位第４位）要求が
発生した場合、そのスキヤナ入力処理を実行す
る前に、プロツタ出力処理（優先順位第１位）
要求送信処理（優先順位第２位）要求あるいは
受信処理（優先順位第３位）要求があるか否か
をチエツクしは、プロツタ出力処理（優先順位
第１位）要求、送信処理（優先順位第２位）要
求あるいは受信処理（優先順位第３位）要求の
いずれか一方があつた際、また、同図では、処理をプロツタ出力処理
（優先順位第１位）に、処理を送信処理（優先
順位第２位）に、処理を受信処理（優先順位第
３位）に、処理をスキヤナ入力処理（優先順位
第４位）に対応づけている。

同図において、まず、処理の要求があるか否
かの判定を行なう（ステツプ101）。要求があつた
場合、さらに、処理，，の要求があるか否
かの判定を行なう（ステツプ102）。処理，，
の要求があつた場合、処理以外の要求を待機
させる（ステツプ103）。そして、処理の要求に
実行権を付与する。ステツプ102にて処理，，
の要求がなかつた場合も同様とする。

ステツプ101にて、処理の要求がなかつた場
合、処理の要求があるか否かの判定を行なう
（ステツプ105）。要求があつた場合、さらに、処
理，の要求がある否かの判定を行なう（ステ
ツプ106）。処理，の要求があつた場合、処理
以外の要求を待機させる（ステツプ107）。そし
て、処理の要求に実行権を付与する。ステツプ
106にて処理，の要求がなかつた場合も同様
とする。

ステツプ105にて、処理の要求がなかつた場
合、処理の要求があるか否かの判定を行なう
（ステツプ109）。要求があつた場合、さらに、処
理の要求があるか否かの判定を行なう（ステツ
プ110）。処理の要求があつた場合、処理以外
の要求を待機させる（ステツプ111）。そして、処
理の要求に実行権を付与する。ステツプ110に
て処理の要求がなかつた場合も同様とする。

ステツプ109にて、処理の要求がなかつた場
合、処理の要求があるか否かの判定を行なう
（ステツプ113）。ここで、要求があつた場合、処
理の要求に実行権を付与する（ステツプ114）。

システム制御装置１１と原稿制御装置２０はメ
モリ装置１２の読取画情報入力又は受信画情報入
力時に得た原稿をメモリ装置１２内で待ち行列の
状態におき、出力時にこの待ち行列から任意の原
稿と出力装置を選択して出力する。原稿制御装置
は出力すべき原稿がシステム制御装置１１で処理
されるに必要な情報を有している。原稿の出力が
完了し、かつ、不要になつた時に、この原稿に関
する情報は失われる。

メモリ装置１２内の待ち行列の一実施例を第１
３図に示す。この処理に必要な情報は次のような
ものであり、ポイントは優先順位に従つてつけら
れる。

(イ) 待ち行列を形成するためのポイント。

(ロ) 原稿を識別するための原稿番号。

(ハ) 原稿が専有しているメモリエリアのブロツク
番号。

(ニ) 入力装置を識別する識別子（入力手順） (ホ) 出力装置を識別する識別子（出力手順） (ヘ) 出力のための線密度，紙サイズ，回線送出速
度等。

(ト) 出力優先順位。

以上、説明したように、本発明によれば、メモ
リから上記復号化装置へ符号化情報を出力するた
めの第１の出力部、メモリから上記モデムへ符号
化情報を出力するための第２の出力部、モデムか
らメモリへ符号化情報を入力するための第２の入
力部、メモリから上記復号化装置へ符号化情報を
出力するための第１の出力部と、上記メモリから
上記モデムへ符号化情報を出力するための第２の
出力部、メモリへ符号化情報を入力するための第
１の入力部の順に優先順位を付けており、大別す
るとメモリからの符号化情報の出力を優先させる
ことによつてメモリ内に符号化情報が滞留するこ
とを防止し、さらに同じメモリからの出力であつ
ても、通信相手に拘束されずに自分自身で処理可
能な、すなわち、処理速度を独自に高速化できる
第１の出力部からの要求を最優先させ、通信相手
との伝送速度によつて処理速度が左右されてしま
う第２の出力部からの要求を優先順位第２位とし
ている。又、同じメモリへの符号化情報の入力で
あつても、通信相手を待たせることを防いでい
る。また、メモリ装置内の出力すべき画情報を速
かに出力し、メモリ装置内の滞溜時間を最小にす
ることができるので、画情報の入力から出力まで
の処理時間を短縮することができ、かつ、メモリ
装置のバツフア機能としての有効性を高めること
ができる。

【図面の簡単な説明】

第１図は従来のメモリ装置付フアクシミリ装置
の概要ブロツク構成図、第２図は本発明の一実施
例のブロツク構成図、第３図は本実施例のメモリ
装置の一実施例の概要ブロツク構成図、第４図は
本実施例の入出力ポートの詳細なブロツク構成
図、第５図は本実施例の入出力ポート制御回路の
詳細なブロツク構成図、第６図は本実施例の同期
信号検出回路のブロツク構成図、第７図は本実施
例のメモリ情報テーブルを示した図、第８図〜第
１１図は本発明のシステム制御装置に配設されて
いる一実施例の４多重要求処理における優先順位
を制御する動作フローチヤート、第１２図は優先
度を制御するスケジユーラを示すフローチヤー
ト、第１３図は待ち行列の一実施例を示した図で
ある。１１…システム制御装置、１２…メモリ装置、
１３…スキヤナ制御装置、１４…受信装置、１５
…送信装置、１６…通信制御装置、１７…プロツ
タ制御装置、１８…デコーダ、１９…コーダ、２
０…原稿制御装置。

Claims

【特許請求の範囲】

１読み取つた画情報を符号化装置で符号化し、
符号化情報を一旦メモリに蓄積した後、モデムを
介して回線に送出する一方、上記モデムを介して
受信した符号化情報を一旦メモリに蓄積した後、
復号化装置で画情報に復号化して記録するメモリ
装置付フアクシミリ装置の制御方法であつて、上
記メモリから上記復号装置への符号化情報出力、
上記メモリから上記モデムへの符号化情報出力、
上記モデムから上記メモリへの符号化情報入力、
上記符号化装置から上記メモリへの符号化情報入
力、の順序で優先順位を定めて送受信を制御する
ことを特徴とするメモリ装置付フアクシミリ装置
の制御方法。