JPH0336763A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0336763A JPH0336763A JP1172683A JP17268389A JPH0336763A JP H0336763 A JPH0336763 A JP H0336763A JP 1172683 A JP1172683 A JP 1172683A JP 17268389 A JP17268389 A JP 17268389A JP H0336763 A JPH0336763 A JP H0336763A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、強誘電体
膜を使用する半導体集積回路装置に適用して有効な技術
に関するものである。 〔従来の技術〕 高集積化が可能な半導体記憶装置としてＤＲＡＭ（旦ｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）がある。 ＤＲＡＭはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との直列回路でメモリセルを構成する。このメ
モリセルには １ ［ｂｉｔｌの情報が保持される。 最近、高集積化が進むにつれて、前記ＤＲＡＭのメモリ
セルの情報蓄積用容量素子の誘電体膜に強誘電体膜を使
用する研究開発が行われている。 強誘電体膜は、例えばジルコン酸チタン酸鉛で形成され
、従来の酸化珪素膜で形成される誘電体膜に比べて約１
０倍程度の電荷蓄積量が得られる。 つまり、強誘電体膜は、メモリセルの情報蓄積用容量素
子の電荷蓄積量を向上できるので、メモリセルの占有面
積を縮小し、ＤＲＡＭの高集積化を図ることができる特
徴がある。また、強誘電体膜はα線ソフトエラー耐圧を
向上できる特徴がある。 また、強誘電体膜は、リフレッシュ動作（再書込み動作
）を廃止することができるので、ＤＲＡＭの動作速度の
高速化を図ることができる特徴がある。 前記強誘電体膜は情報蓄積用容量素子の電極間に電圧を
印加すると分極方向がヒステリシスループを描いて変化
する。情報の書込み動作は選択状態のメモリセルの情報
蓄積用容量素子の電極間に分極反転電位以上の書込み電
位を印加することにより行われる。分極反転電位は強誘
電体膜のヒステリシスループが反転する開始する電位で
あり、この分極反転電位により強誘電体膜は分極方向が
反転される。 例えば、プレーナ構造を採用するＤＲＡＭにおいて、メ
モリセルの情報蓄積用容量素子の一方の電極は半導体領
域で構成される。この半導体領域はメモリセル選択用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔの一方の半導体領域と一体化され
電気的に接続される。情報蓄積用容量素子の他方の電極
は前記半導体領域上にそれに対向して配置されたプレー
ト電極で構成される。このプレート電極は、他のメモリ
セルの情報蓄積用容量素子のプレート電極と一体化され
電気的に接続され、メモリセルアレイの全域に共通プレ
ートとして構成される。 このプレーナ構造を採用するＤＲＡＭは、前述の情報書
込み動作において、共通プレート電極に分極反転電位以
上の書込み電位例えば約５ＥＶ］が印加される。選択状
態のメモリセルは、データ線に例えばＯ［Ｖ］の書込み
電位、ワード線に例えば５［ｖ］の選択電位の夫々を印
加する。一方、非選択状態のメモリセルは、データ線に
非書込み電位約５ ［Ｖ］又は書込み電位０［Ｖ］が印
加され、ワード線に選択電位５［ｖ］又は非選択電位０
［Ｖ］が印加される。 しかしながら、このように共通プレート電極を有するＤ
ＲＡＭは、前述の情報書込み動作において、データ線に
５ ［Ｖ］の非書込み電位及びワード線に５［Ｖ］の選
択電位が印加された非選択状態のメモリセルのデータ線
をＯ［Ｖ］から５［ｖ］に立上げた際に、情報蓄積用容
量素子の電極間に分極反転電位以上の高電位が印加され
る。このため、予じめ情報書込み動作でメモリセルに書
込まれた情報が非選択状態において反転（分極方向が反
転）されるので、メモリセルの情報が破壊される。 このような技術的課題を解決する技術として、前述の共
通プレートをデータ線（相補性データＩり毎に複数本に
分割し、分割された夫々において独立に書込み電位、非
書込み電位を供給できるドライブ線を構成する技術が提
案されている。このドライブ線はデータ線の延在する方
向と並行に同一方向に延在させている。また、１本のド
ライブ線は、工水のデータ線に接続されたメモリセルの
すべての情報蓄積用容量素子の他方の電極に共通のドラ
イブ線として構成されている。 この技術が適用されるＤＲＡＭは、情報書込み動作にお
いて、選択状態のメモリセルのデータ線に書込み電位（
例えばＯ［Ｖ］）、情報蓄積用容量素子の他方の電極に
ドライブ線を介在させて書込み電位（例えば５［Ｖ］）
の夫々を印加する。一方、非選択状態のメモリセルは、
データ線に非書込み電位（例えばＯ［Ｖ］）、情報蓄積
用容量素子の他方の電極にドライブ線を介在させて非書
込み電位（例えばＯ［Ｖ］）の夫々を印加する。つまり
、非選択状態のメモリセルの情報蓄積用容量素子の両電
極間には分極反転電位以上の電位が印加されないので、
前述の情報の破壊が生じない。 前述のドライブ線を設ける技術については、例えばアイ
イーデイ−エム ８７．第８５０頁及び第８５１頁（Ｉ
ＥＤＭ ８７，１９８７．ｐｐ８５０〜８５１）に報告
されている。 〔発明が解決しようとする課題〕 前述のＤＲＡＭのドライブ線はメモリセルアレイ内にお
いてデータ線毎に複数本配列されているので、特に各ド
ライブ線間の離隔面積が増大する。 このため、このドライブ線の離隔面積に相当する分、Ｄ
ＲＡＭの集積度が低下するという問題点が、本発明者に
より見出された。 本発明の目的は、強誘電体膜で情報蓄積用容量素子を形
成するＤＲＡＭを有する半導体集積回路装置において、
情報書込み動作時又は情報読出し動作時に、非選択状態
のメモリセルの情報が破壊されることを防止することが
可能な技術を提供することにある。 本発明の他の目的は、前記半導体集積回路装置において
、前記目的を遠戚すると共に、前記メモリセルに接続さ
れる信号線間の離隔面積を縮小し、集積度を向上するこ
とが可能な技術を提供することにある。 本発明の他の目的は、光情報を電気的情報に変換する新
規な構造の不揮発性記憶回路を有する半導体集積回路装
置を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）半導体集積回路装置において、メモリセル選択用
ＭＩＳＦＥＴと電極間に強誘電体膜を設けた情報蓄積用
容量素子との直列回路からなるメモリセルを複数配列し
てＤＲＡＭを構成し、このＤＲＡＭのメモリセルの情報
書込み動作時又は情報読出し動作時に、選択状態のメモ
リセルの情報蓄積用容量素子の電極間に前記強誘電体膜
のヒステリシスループの分極反転電位以上の電圧を印加
すると共に、非選択状態のメモリセルの情報蓄積用容量
素子の電極間に前記分極反転電位未満の電圧を印加する
。前記非選択状態のメモリセルの情報蓄積用容量素子の
電極間に印加される分極反転電位未満の電圧は前記飽和
電位の２分の１の電圧である。前記強誘電体膜はジルコ
ン酸チタン酸鉛で形成される。 （２）前記ＤＲＡＭの選択状態のメモリセル、非選択状
態のメモリセルの夫々の情報蓄積用容量素子の一方の電
極には同一電位を印加する。 （３）メモリセル選択用ＭＩＳＦＥＴと電極間に強誘電
体膜を設けた情報蓄積用容量素子との直列回路からなる
メモリセルを複数配列して不揮発性記憶回路を構成し、
前記不揮発性記憶回路のすべてのメモリセルの情報蓄積
用容量素子の電極間に前記強誘電体膜のヒステリシスル
ープの分極反転電位以上の電圧を印加し、前記強誘電体
膜の分極方向を一方向に揃える段階と、前記すべてのメ
モリセルのうち、所定のメモリセルの情報蓄積用容量素
子の強誘電体膜に光を照射し、この強誘電体膜の分極方
向を他方向に反転させる段階と、前記すべてのメモリセ
ルの情報蓄積用容量素子の強誘電体膜の分極方向を電気
的に検出する段階とを備える。 （４）電界効果トランジスタのゲート絶縁膜とゲート電
極との間に強誘電体膜を設けたメモリセルで不揮発性記
憶回路を構威し、この不揮発性記憶回路のすべてのメモ
リセルのゲート電極と基板との間に、前記強誘電体膜の
ヒステリシスループの分極反転電位以上の電圧を印加し
、前記強誘電体膜の分極方向を一方向に揃える段階と、
前記すべてのメモリセルのうち、所定のメモリセルの強
誘。 電体膜に光を照射し、この強誘電体膜の分極方向を他方
向に反転させる段階と、前記すべてのメモリセルの強誘
電体膜の分極方向を電気的に検出する段階とを備える。 （作 用〕 上述した手段（１）によれば、前記情報書込み動作時、
情報読出し動作時の夫々において、非選択状態のメモリ
セルは、情報蓄積用容量素子の電極間に分極反転電位未
満の電圧しか印加されないので１強誘電体膜の分極方向
の反転を防止し、情報蓄積用容量素子に書込まれた情報
の破壊を防止することができる。 上述した手段（２）によれば、前記ＤＲＡＭのメモリセ
ルの情報蓄積用容量素子の一方の電極を他のメモリセル
の情報蓄積用容量素子の一方の電極と一体化することが
でき、この一方の電極をメモリセルアレイにおいて共通
プレート電極として構成することができる。この結果、
各電極間の離隔面積に相当する分、ＤＲＡＭの集積度を
向上することができる。 上述した手段（３）又は（４）によれば、前記不揮発性
記憶回路は光情報を電気情報として読出すことができ、
又光情報を外部電圧を加えない状態でも保持することが
できるので、光情報の不揮発性記憶回路を実現すること
ができる。この不揮発性記憶回路は、電子カメラ用光検
出器（例えば撮像素子）、測長用光検出器等の２次元光
センサや、コンパクトディスク（ＣＤ）、レーザディス
ク等のピックアップ装置の光センサに適用することがで
きる。 以下、本発明の構成について、実施例とともに説明する
。 なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 （実施例Ｉ） 本実流側Ｉは、プレーナ構造を採用するＤＲＡＭに本発
明を適用した、本発明の第１実施例である。 本発明の実施例■であるプレーナ構造を採用するＤＲＡ
Ｍのメモリセルの構成を第３図（等価回路図）で示す。 第３図に示すように、ＤＲＡＭの １ ［ｂｉｔ］の情
報を記憶するメモリセルはデータ線（相補性データ線の
うちの一方）ＤＬとワードｓＷＬとの交差部に配置され
る。このメモリセルはメモリセル選択用ＭＩＳＦＥＴＱ
ｓと情報蓄積用容量素子Ｃとの直列回路で構成される６ 前記メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓは
一方の半導体領域がデータ線ＤＬに接続される。他方の
半導体領域は情報蓄積用容量素子Ｃの一方の電極に接続
される。ゲート電極はワード線ＷＬに接続される。情報
蓄積用容量素子Ｃの他方の電極は共通プレート電位ＰＬ
に接続される。 このメモリセルの情報蓄積用容量素子Ｃの電極間には、
後述するが、誘電体膜として、電極間に印加される電圧
により分極方向がヒステリシスループを描いて変化する
強誘電体膜が設けられる。 前記メモリセルの具体的な構成を第１図（要部断面図）
及び第２図（要部平面図）を用いて簡単に説明する。 第１図及び第２図に示すように、ＤＲＡＭのメモリセル
はｐ−型半導体基板１の主面に構成される。 メモリセルはメモリセルアレイ内において行列状に複数
配列される。複数配列された夫々のメモリセルは、素子
間分離用絶縁膜（フィールド絶縁膜）２で周囲を囲まれ
た領域内において構成され、他のメモリセルと電気的に
分離される。 前記メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓは
、素子間分離用絶縁膜２で周囲を囲まれた領域内におい
て、ｐ−型半導体基板１の主面に構成される。メモリセ
ル選択用ＭＩＳＦＥＴＱｓは、主に、ｐ−型半導体基板
１、ゲート絶縁膜７．ゲート電極８、ソース領域及びド
レイン領域である一対のｎ°型半導体領域９で構成され
る。つまり、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓはｎチャネル型で構成される０本実施例におい
て、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ
は、詳細に図示していないが、 ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ旦ｒａｉｎ）構造で構成される。前記ゲ
ート電極８は、ワード線（ＷＬ）８を介在させて、ゲー
ト幅方向に配列された他のメモリセルのメモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極８に電気的に接続され
る６ゲート電極８、ワード線８の夫々は同一導電層で形
成され一体に構成される。 情報蓄積用容量素子Ｃは、下層電極であるイ型半導体領
域３、強誘電体膜４、上層電極である共通プレート電極
５の夫々を順次積層して構成される。下層電極であるｎ
°型半導体領域３はメモリセル選択用Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｓの一方のイ型半導体領域９と一体に構成
され、電気的に接続される。上層電極である共通プレー
ト電極５は、他のメモリセルの情報蓄積用容量素子Ｃの
共通プレート電極５と一体に構成され、電気的に接続さ
れる。つまり、共通プレート電極５はメモリセルアレイ
内において各メモリセルに共通のプレート電極として構
成される。 前記強誘電体膜４は例えばジルコン酸チタン酸鉛で形成
される。このジルコン酸チタン酸鉛は例えばスパッタ法
で堆積される。強誘電体膜４は、第４図（強誘電体膜の
ヒステリシス特性図）に示すように、ｄ型半導体領域３
（下層電極）と共通プレート電極５（上層電極）との間
に印加される電圧により分極方向がヒステリシスループ
を描いて変化する。強誘電体膜４は、同第４図に示すよ
うに、飽和電位ｖ０〜飽和電位−ｖ６の夫々の範囲内に
おいて、分極方向がヒステリシスループを描く特性を持
つ。飽和電位ｖｏは例えば５ ［Ｖ］、飽和電位−ｖｏ
は例えば−５［ｖ］である。Ｖい−ｖ８の夫々は分極方
向の反転が開始する分極反転電位であり、この分極反転
電位ｖｌは例えば約３ ［Ｖ］。 分極反転電位−ｖｌは例えば約−３［ｖ］である。 このように構成されるメモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの他方のイ型半導体領域９には眉間絶縁
膜１１に形成された接続孔１２を通してデータ線（ＤＬ
）１３が接続される。データ線１３は、ゲート電極８に
対して自己整合で一方のイ型半導体領域９に接続された
中間導電膜１０を介在させて前記一方のｎ°型半導体領
域９に接続される。 次に、前記ＤＲＡＭの各動作について、前記第１図乃至
第４図、明細書の末尾に掲載した第を表Ａ乃至第１表Ｃ
の夫々を用いて簡単に説明する。 第１表において、ＰＬは共通プレート電極５に印加され
る共通プレート電位［Ｖ］を示す、ＷＬｌは選択ワード
線８に印加された電位、ＤＬＩは選択データ線１３に印
加された電位の夫々を示す、ＷＬ２は非選択ワード線８
に印加された電位、ＤＬ２は非選択データ線１３に印加
された電位の夫々を示す。 （情報書込み動作） 第１表Ａのａに示すように、情報書込み動作は、共通プ
レート電極５に分極反転電位Ｖ１以上の電位である飽和
電位ｖＩ、例えば５［ｖ］を印加する。 選択状態のメモリセルに接続されるデータ線１３には情
報書込み電位例えばＯ［Ｖ］、ワード線８には選択電位
例えば５ ［Ｖ］の夫々が印加される。これにより、選
択状態のメモリセルの情報蓄積用容量素子Ｃの下層電極
と上層電極との間には飽和電位Ｖｏ に相当する高電位
（実際にはメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのしきい値電圧分減少する）が印加される。つま
り、強誘電体膜４は、分極反転電位Ｖ１以上の電位が印
加され１分極する。この強誘電体膜４の分極方向は同第
１表Ａのａに矢印で示す。 これに対して、非選択状態のメモリセルに接続されるデ
ータ線１３には非情報書込み電位例えば飽和電位Ｖ。の
２分の１の電位（又は書込み電位Ｏ［Ｖ］）が印加され
る。飽和電位ｖｏの２分の１の電位は、分極反転電位Ｖ
□に比べて小さく（絶対値で小さく）、前記強誘電体膜
４の分極方向を反転させることがない電位である。ワー
ド線８には非選択電位例えばＯ［Ｖ］（又は選択電位５
［Ｖ］）が印加される。これにより、非選択状態のメモ
リセルは、情報蓄積用容量素子Ｃの下層電極と上層電極
との間に、常時、分極反転電位Ｖ工未満の電位が印加さ
れるので、強誘電体膜４に予じめ情報が書込まれている
場合でも、分極方向を反転させることがなく、その情報
が破壊されない。 なお、第１表Ａのｂに示すように、共通プレート電極５
の共通プレート電位ＰＬをＯ［Ｖ］にした場合には、選
択状態のメモリセルに接続されるデータ線１３に印加さ
れる情報書込み電位は５［ｖ］になり１強誘電体膜４の
分極方向は反転する。 （情報保持動作） 第１表Ｂのａ又はｂに示すように、情報保持動作は、共
通プレート電極５に飽和電位Ｖｏの２分の１の電位、メ
モリセルに接続されるすべてのデータ線１３に飽和電位
ｖｏの２分の工の電位を夫々印加し、すべてのワード線
８に選択電位例えば５［Ｖ］が印加される。つまり、メ
モリセルの情報蓄積用容量素子Ｃの強誘電体膜４には、
常時、分極反転電位Ｖ□未満の電位が印加され、分極方
向が反転されない。 （情報読出し動作） 第１表Ｃに示すように、情報読出し動作は、選択状態の
メモリセルに接続されるデータ線１３に情報読出し電位
例えばＯ［Ｖ］を印加した後、共通プレート電極５の共
通プレート電位ＰＬを飽和電位Ｖｏの２分の１から飽和
電位ｖｏ まで立上げ、ワード線８に選択電位を印加す
ることにより行われる。第１表Ｃのａに示すように、選
択状態のメモリセルの情報蓄積用容量素子Ｃの下層電極
と上層電極との間に印加される飽和電位ｖｏに対して分
極方向が保持される場合には、データ線１３の電位が変
化しないので、情報“１”又は“０”として読出される
。また、第１表Ｃのｂに示すように、選択状態のメモリ
セルにおいて、分極方向が変化される場合には、データ
線１３の電位が変化するので、情報“０”又は１”とし
て読出される。 これに対して、非選択状態のメモリセルに接続されるデ
ータ線１３には非情報読出し電位例えば飽和電位ｖｏの
２分の１の電位が印加される。この飽和電位ｖｏの２分
の１の電位は、前記強誘電体膜４の分極方向を反転させ
ることがない電位である。ワード線８には非選択電位例
えばＯ［Ｖ］が印加される。 本実施例のプレーナ構造を採用するＤＲＡＭは、２交点
方式を採用しているが、工交点方式で構成してもよい。 このよ−うに、メモリセル選択用ＭＩＳＦＥＴＱＳと電
極（ｎ″型半導体領域３−共通プレート電極５）間に強
誘電体膜４を設けた情報蓄積用容量素子Ｃとの直列回路
からなるメモリセルを複数配列してＤＲＡＭを構威し、
このＤＲＡＭのメモリセルの情報書込み動作時又は情報
読出し動作時に。 選択状態のメモリセルの情報蓄積用容量素子Ｃの電極間
に前記強誘電体膜４のヒステリシスループの分極反転電
位７２以上の電圧を印加すると共に、非選択状態のメモ
リセルの情報蓄積用容量素子Ｃの電極間に前記分極反転
電位Ｖ□未満の電圧を印加する。前記非選択状Ｓ□メモ
リセルの情報蓄積用容量素子Ｃの電極間に印加される分
極反転電位■、未満の電圧は前記飽和電位Ｖ。の２分の
ｌの電圧である。この構成により、前記情報書込み動作
時、情報読出し動作時の夫々において、非選択状態のメ
モリセルは、情報蓄積用容量素子Ｃの電極間に分極反転
電位７１未満の電圧しか印加されないので、強誘電体膜
５の分極方向の反転を防止し、情報蓄積用容量素子Ｃに
書込まれた情報の破壊を防止することができる。この結
果、ＤＲＡＭの動作上の電気的信頼性を向上することが
できる。 また、前記ＤＲＡＭの選択状態のメモリセル、非選択状
態のメモリセルの夫々の情報蓄積用容量素子Ｃの一方の
上層電極である共通プレート電極５には同一電位を印加
する。この構成により、前記ＤＲＡＭのメモリセルの情
報蓄積用容量素子Ｃの上層電極を他のメモリセルの情報
蓄積用容量素子Ｃの上層電極と一体化し、前述のように
、メモリセルアレイ内において共通プレート電極５とし
て構成することができる。この結果、前記情報蓄積用容
量素子Ｃの上層電極をデータ線（ＤＬ）毎に分割する必
要がなくなり、この分割された上層電極間の離隔面積に
相当する分、ＤＲＡＭの集積度を向上することができる
。 （実施例■） 本実流側■は、Ｓ Ｔ Ｃ（Ｓ ｔａｃｋｅｄ Ｃａｐ
ａｃｉｔｏｒ）構造を採用するＤＲＡＭに本発明を適用
した１本発明の第２実施例である。 本発明の実施例■であるＳＴＣ構造を採用するＤＲＡＭ
のメモリセルの構成を第５図（要部断面図）及び第６図
（要部平面図）で示す。 第５図及び第６図に示すように、ＤＲＡＭのメモリセル
は、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ
とＳＴＣ構造を採用する情報蓄積用容量素子Ｃとの直列
回路で構成される。このＳＴＣ構造を採用する情報蓄積
用容量素子Ｃは下層電極１４、強誘電体膜４、共通プレ
ート電極５の夫々を順次積層して構成される。下層電極
１４はメモリセル毎に他のメモリセルのそれと電気的に
分離されて設けられる。この下層電極１４は、中央部分
がメモリセル選択層ＭＩＳＦＥＴＱｓの他方のｎ°型半
導体領域９に接続され、周辺部分がゲート電極８上及び
ワード線８上に引き伸ばされる。共通プレート電極５は
、前述の実施例Ｉと同様に、メモリセルアレイ内におい
て共通のプレート電極として構成される。 このように構成されるＳＴＣ構造を採用するＤＲＡＭは
前記実施例■と実質的に同様の効果を奏することができ
る。 （実施例■） 本実流側■は、前記実施例■と異なるＳＴＣ構造を採用
するＤＲＡＭに本発明を適用した、本発明の第３実施例
である。 本発明の実施例■であるＳＴＣ構造を採用するＤＲＡＭ
のメモリセルの構成を第７図（要部断面図）及び第８図
（要部平面図）で示す。 第７図及び第８図に示すように、ＤＲＡＭのメモリセル
は基本的な断面構造が前述の実施例■のＤＲＡＭのメモ
リセルと同様であるが、データ線（ＤＬ）Ｉｓがメモリ
セル選択層ＭＩＳＦＥＴＱｓとＳＴＣ構造を採用する情
報蓄積用容量素子Ｃとの間において延在される。データ
線１５はステップカバレッジが良好な所謂ゲート電極材
料で形成される。このデータ線１５は、メモリセル選択
層ＭＩＳＦＥＴＱｓのゲート電極８に対して自己整合で
他方のｎ°型半導体領域９に接続される。前記ＳＴＣ構
造を採用する情報蓄積用容量素子Ｃの上Ｍ電極である共
通プレート電極５は、前述の実施例■、■の夫々と同様
に、メモリセルアレイ内において共通のプレート電極と
して構成される。 このように構成されるＳＴＣ構造を採用するＤＲＡＭは
前記実施例Ｉ又は実施例■と実質的に同様の効果を奏す
ることができる。 （実施例■） 本実流側■は、Ｓ Ｐ Ｃ（Ｓｈｅａｔｈ Ｐｌａｔｅ
Ｃａｐａｃｉｔｏｒ Ｃａ１ｌ）構造を採用するＤＲ
ＡＭに本発明を適用した１本発明の第４実施例である。 本発明の実施例■であるＳＰＣ構造を採用するＤＲＡＭ
のメモリセルの構成を第９図（要部断面図）及び第１０
図（要部平面図）で示す。 第９図及び第１０図に示すように、ＤＲＡＭのメモリセ
ルは、メモリセル選択用ＭＩＳＦＥＴＱＳとＳＰＣ構造
を採用する情報蓄積用容量素子Ｃとの直列回路で構成さ
れる。このＳＰＣ構造を採用する情報蓄積用容量素子Ｃ
は細孔１６内に下層電極１８、強誘電体膜４、上層電極
１９の夫々を順次埋込んで構成される。前記細孔１６は
ｐ−型半導体基板１の主面からその深さ方向に形成され
る。下層電極１８は前記細孔１６の内壁に沿ったｐ”型
半導体基板１の主面上に絶縁膜１７を介在させて設けら
れる。 下層電極１８は細孔１６の底部において、埋込型ｎ°型
半導体領域２０に電気的に接続され、この埋込型ｎ。 型半導体領域２０は共通プレート電位を供給する。 前記強誘電体膜４は下層電極１８上にそれに沿って設け
られる。上層電極１９は強誘電体膜４上にそれに沿って
設けられ、この上層電極１９はメモリセル選択用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓの一方のｄ型半導体領域９に
接続される。 このように構成されるＳＰＣ構造を採用するＤＲＡＭは
、前記実施例１．ｎ又は■と実質的に同様の効果を奏す
ることができる。 （実施例■） 本実流側Ｖは、不揮発性記憶装置に本発明を適用した１
本発明の第５実施例である。 本発明の実施例■である不揮発性記憶装置のメモリセル
の構成を第１１図（要部断面図）及び第１２図（要部平
面図）で示す。 第１１図及び第１２図に示すように１本実施例■の不揮
発性記憶装置のメモリセルは主に電界効果トランジス９
０ｍで構成される。この電界効果トランジス９０ｍはｐ
−型半導体基板（又はウェル領域）１、ゲート絶縁膜７
、ゲート電極（ワード線ＷＬ）８、強誘電体膜４、ソー
ス領域及びドレイン領域である一対のｎ°型半導体領域
９で構成される。前記強誘電体膜４はゲート絶縁膜７と
ゲート電極８との間に設けられる。を界効果トランジス
タＱｍのドレイン領域であるｎ゛型半導体領域９には中
間導電膜１０を介在させてデータ線（ＤＬ）１３が接続
される。ソース領域であるｎ゛型半導体領域９には共通
ソース電極（例えば接地電位が印加される）２１が接続
される。つまり、このメモリセルを構成する電界効果ト
ランジス９０ｍはＥＰＲＯＭ又はＥＥＰＲＯＭのメモリ
セルに似た断面構造で構成される。 前記強誘電体１１１４は、ゲート電極８とｐ−型半導体
基板１との間に印加される電圧、及び外部から入射され
る光信号により、前述の実施例■乃至■で説明したよう
に、分極方向がヒステリシスループを描いて変化する。 この強誘電体膜４は前記分極方向を変化させることで前
記電界効果トランジス９０ｍのしきい値電圧を変化させ
ることができる。 次に、前記不揮発性記憶装置の各動作について、前記第
１１図及び第１２図、明細書の末尾に掲載した第２表Ａ
乃至第２表りの夫々を用いて簡単に説明する。第２表に
おいて、基板はｐ−型半導体基板１に印加される電位、
Ｃ８は共通ソース電極２１に印加される電位の夫々であ
る。ＷＬｌは選択ワードａＳに印加された電位、ＤＬＬ
は選択されたデータ線１３に印加された電位である。Ｗ
Ｌ２は非選択されたワード線８に印加された電位、ＤＬ
２は非選択されたデータ線１３に印加された電位である
。 （準備動作） 第２表Ａに示すように、準備動作は、まずＰ−型半導体
基板１、共通ソース電極２１及びすべてのデータ線１３
に分極反転電位ｖ１以上の電位である飽和電位ｖｏ例え
ば５［ｖ］を印加し、すべてのワード線８に例えばＯ［
Ｖ］を印加する。これにより、すべてのメモリセルは、
電界効果トランジス９０ｍのゲート電極８とｐ−型半導
体基板１との間に飽和電位ｖｏに相当する高電位が印加
され、強誘電体膜４の分極方向が一方向に揃えられる。 （情報書込み動作） 第２表Ｂに示すように、情報書込み動作は、 ｐ−型半
導体基板１、共通ソース電極２１及びすべてのデータＩ
ｉ！ｉａに例えばＯ［Ｖ］を印加し、すべてのワード線
８に強誘電体膜４の分極方向が反転しない最大電位であ
る分極反転電位７１未満の電位例えば飽和電位■。の２
分の１の電位を印加する。この状態において、特定のビ
ットのメモリセルの電界効果トランジス９０ｍの強誘電
体膜４に光情報を照射し、この光情報が入射された強誘
電体膜４のみ分極方向が反転される。つまり、強誘電体
膜４は光エネルギにより分極方向を反転させることがで
きる。光情報としては例えば紫外線やレーザ光で形成す
る。 （情報保持動作） 第２表Ｃに示すように、情報保持動作は、ｐ−型半導体
基板１．共通ソース電極２１．すべてのデータ、ｔ！１
ｌｌ１３及びすべてのワード線８に例えばＯ［Ｖ］を印
加する０強誘電体膜４には分極反転電位ｖ１未満の電位
しか印加されないので、この強誘電体膜４の分極方向は
保持される。 （情報読出し動作） 第２表りに示すように、情報読出し動作は、ｐ−型半導
体基板１、共通ソース電極２１．非選択データ線１３及
び非選択ワード線８に例えばＯ［Ｖ］を印加し１選択デ
ータ線１３及び選択ワードＲＩＡ８に例えば５［Ｖ］を
印加する。光情報が入射された強誘電体膜４は分極方向
が反転し、電界効果トランジス９０ｍのしきい値電圧が
変化するので、このしきい値電圧の変化を電気的に検出
する。 このように、電界効果トランジス９０ｍのゲート絶縁膜
７とゲート電極８との間に強誘電体膜４を設けたメモリ
セルで不揮発性記憶装置を構威し。 この不揮発性記憶装置のすべてのメモリセルのゲート電
極８とｐ−型半導体基板１どの間に、前記強誘電体膜４
のヒステリシスループの分極反転電位７１以上の飽和電
位Ｖｏを印加し、前記強誘電体膜４の分極方向を一方向
に揃える段階と、前記すべてのメモリセルのうち、所定
のメモリセルの強誘電体膜４に光を照射し、この強誘電
体膜４の分極方向を他方向に反転させる段階と、前記す
べてのメモリセルの強誘電体膜４の分極方向を電気的に
検出する段階とを備える。この強誘電体膜４の分極方向
は電界効果トランジス９０ｍのしきい値電圧の変化で検
出する。この構成により、前述の実施例■乃至■の夫々
と実質的に同様の効果を奏することができると共に、前
記不揮発性記憶装置は光情報を電気情報として読出すこ
とができ、又光情報を外部電圧を加えない状態でも保持
することができるので、光情報の不揮発性記憶装置を実
現することができる。この不揮発性記憶装置は、電子カ
メラ用光検出器（例えば撮像素子）、測長用光検出器等
の２次元光センサや、コンパクトディスク（ＣＤ）、レ
ーザディスク等のピックアップ装置の光センサに応用す
ることができる。 また、前記不揮発性記憶装置は装置電源が遮断された場
合でも情報を保持することができる。ただし、装置電源
の遮断時、又は装置電源の遮断後の再投入時に情報が破
壊されないように、以下のシーケンス制御を行う。 （装置電源遮断時） 装置電源を遮断する場合、まず、すべてのワード、１！
８にＯ［：Ｖ］を印加し、Ｐ−型半導体基板１及びすべ
てのデータ線１３に分極反転電位７１未満の電位、例え
ば飽和電位Ｖ、の２分の王の電位を印加し、すべてのワ
ード線８を例えば５［ｖ］に印加し、情報保持状態とす
る０次に、ｐ−型半導体基板１、すべてのデータ線１３
及びすべてのワード線８をＯ［Ｖ］に印加し、装置電源
を切断する。つまり、強誘電体膜４に分極反転電位ｖ８
以上の電位が印加されないシーケンス制御を行う。 （装置電源投入時） 装置電源を投入する場合、まず、ｐ−型半導体基板１及
びすべてのデータ線１３をＯ［Ｖ］から飽和電位ｖｌ、
の２分の１の電位に立上げ、すべてのワード線８をＯ［
Ｖ］から５［Ｖ］に立上げ、情報保持状態とする。同様
に、強誘電体膜４に分極反転電位７１以上の電位が印加
されないシーケンス制御を行う。 これらのシーケンス制御は前述の実施例■乃至■の夫々
のＤＲＡＭについても同様である。ただし、】型半導体
基板１の電位に代って、共通プレート電位となる。 （実施例■） 本実流側■は、不揮発性記憶装置に本発明を適用した１
本発明の第６実施例である。 本発明の実施例■である不揮発性記憶装置のメモリセル
の構成を第１３図（要部概略断面図）で示す。 本実流側■の不揮発性記憶装置のメモリセルは、第１３
図に示すように、メモリセル選択用ＭＩＳＦＥＴＱＳと
情報蓄積用容量素子Ｃとの直列回路で構成される。 メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓは、
前述の実施例Ｉ乃至■の夫々のＤＲＡＭのメモリセルの
メモリセル選択用ＭＩＳＦＥＴＱｓと実質的に同様の構
造で構成される。 情報蓄積用容量素子Ｃは、前記メモリセル選択用ＭＩＳ
ＦＥＴＱ８のゲート電極８上に、絶縁膜２４を介在させ
、ドライブ線２２、強誘電体１１１４．透明電極２３の
夫々を順次積層して構成される。ドライブ、ｍ２２は、
ワード線（ＷＬ）８と同一方向に延在し、所定の電位（
例えばＯ［Ｖ］〜飽和電位Ｖ。）が印加される。透明電
極２３はメモリセル選択用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｓ
の一方のｄ型半導体領域９に接続される。透明電極２３
は例えばネサ膜で形成される。 情報蓄積用容量素子Ｃは、前記実施例Ｖの不揮発性記憶
装置と同様に、予じめ強誘電体膜４の分極方向を一方向
に揃え、この後に所定ビットの強誘電体膜４に光情報を
入射することにより分極方向を反転させ、情報の書込み
が行われる。つまり、本実流側■の不揮発性記憶装置は
、前述の実施例■乃至■で説明したＤＲＡＭと前述の実
施例Ｖで説明した不揮発性記憶装置とを組合せて構成さ
れる。本実流側■の不揮発性記憶装置の動作は前述の実
施例Ｖで説明した不揮発性記憶装置の動作と実質的に同
様であるので、ここでの説明は省略する。 なお、本実流側■の不揮発性記憶装置のメモリセルは、
メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの他
方のｎ゛型半導体領域９に接続される導電膜（透明電極
２３に相当）、強誘電体膜４、ドライブ線２２の夫々を
順次積層した情報蓄積用容量素子Ｃで構成してもよい。 このように、メモリセル選択用ＭＩＳＦＥＴＱＳと電極
（ドライブ線２２−透明電極２３）間に強誘電体膜４を
設けた情報蓄積用容量素子Ｃとの直列回路からなるメモ
リセルを複数配列して不揮発性記憶装置をＳ威し、前記
不揮発性記憶装置のすべてのメモリセルの情報蓄積用容
量素子Ｃの電極間に前記強誘電体膜４のヒステリシスル
ープの分極反転電位Ｖ０以上の飽和電位ｖｏを印加し、
前記強誘電体膜４の分極方向を一方向に揃える段階と、
前記すべてのメモリセルのうち、所定のメモリセルの情
報蓄積用容量素子Ｃの強誘電体膜４に光を照射し、この
強誘電体膜４の分極方向を他方向に反転させる段階と、
前記すべてのメモリセルの情報蓄積用容量素子Ｃの強誘
電体膜４の分極方向を電気的に検出する段階とを備える
。この構成により、前述の実施例■と実質的に同様の効
果を奏することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。 前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。 例えば、本発明は、１チツプマイクロコンピユ〜りに搭
載されたＤＲＡＭ或は不揮発性記憶回路に適用すること
ができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 強誘電体膜で情報蓄積用容量素子を形成するＤＲＡＭを
有する半導体集積回路装置において、情報書込み動作時
又は情報読出し動作時に、非選択状態のメモリセルの情
報が破壊されることを防止することができる。 前記半導体集積回路装置において、前記メモリセルに接
続される信号線間の離隔面積を縮小し。 集積度を向上することができる。 光情報を電気的情報に変換する新規な構造の不揮発性記
憶回路を有する半導体集積回路装置を提供することがで
きる。 以下、余白 ［第１表Ａ１
膜を使用する半導体集積回路装置に適用して有効な技術
に関するものである。 〔従来の技術〕 高集積化が可能な半導体記憶装置としてＤＲＡＭ（旦ｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）がある。 ＤＲＡＭはメモリセル選択用ＭＩＳＦＥＴと情報蓄積用
容量素子との直列回路でメモリセルを構成する。このメ
モリセルには １ ［ｂｉｔｌの情報が保持される。 最近、高集積化が進むにつれて、前記ＤＲＡＭのメモリ
セルの情報蓄積用容量素子の誘電体膜に強誘電体膜を使
用する研究開発が行われている。 強誘電体膜は、例えばジルコン酸チタン酸鉛で形成され
、従来の酸化珪素膜で形成される誘電体膜に比べて約１
０倍程度の電荷蓄積量が得られる。 つまり、強誘電体膜は、メモリセルの情報蓄積用容量素
子の電荷蓄積量を向上できるので、メモリセルの占有面
積を縮小し、ＤＲＡＭの高集積化を図ることができる特
徴がある。また、強誘電体膜はα線ソフトエラー耐圧を
向上できる特徴がある。 また、強誘電体膜は、リフレッシュ動作（再書込み動作
）を廃止することができるので、ＤＲＡＭの動作速度の
高速化を図ることができる特徴がある。 前記強誘電体膜は情報蓄積用容量素子の電極間に電圧を
印加すると分極方向がヒステリシスループを描いて変化
する。情報の書込み動作は選択状態のメモリセルの情報
蓄積用容量素子の電極間に分極反転電位以上の書込み電
位を印加することにより行われる。分極反転電位は強誘
電体膜のヒステリシスループが反転する開始する電位で
あり、この分極反転電位により強誘電体膜は分極方向が
反転される。 例えば、プレーナ構造を採用するＤＲＡＭにおいて、メ
モリセルの情報蓄積用容量素子の一方の電極は半導体領
域で構成される。この半導体領域はメモリセル選択用Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔの一方の半導体領域と一体化され
電気的に接続される。情報蓄積用容量素子の他方の電極
は前記半導体領域上にそれに対向して配置されたプレー
ト電極で構成される。このプレート電極は、他のメモリ
セルの情報蓄積用容量素子のプレート電極と一体化され
電気的に接続され、メモリセルアレイの全域に共通プレ
ートとして構成される。 このプレーナ構造を採用するＤＲＡＭは、前述の情報書
込み動作において、共通プレート電極に分極反転電位以
上の書込み電位例えば約５ＥＶ］が印加される。選択状
態のメモリセルは、データ線に例えばＯ［Ｖ］の書込み
電位、ワード線に例えば５［ｖ］の選択電位の夫々を印
加する。一方、非選択状態のメモリセルは、データ線に
非書込み電位約５ ［Ｖ］又は書込み電位０［Ｖ］が印
加され、ワード線に選択電位５［ｖ］又は非選択電位０
［Ｖ］が印加される。 しかしながら、このように共通プレート電極を有するＤ
ＲＡＭは、前述の情報書込み動作において、データ線に
５ ［Ｖ］の非書込み電位及びワード線に５［Ｖ］の選
択電位が印加された非選択状態のメモリセルのデータ線
をＯ［Ｖ］から５［ｖ］に立上げた際に、情報蓄積用容
量素子の電極間に分極反転電位以上の高電位が印加され
る。このため、予じめ情報書込み動作でメモリセルに書
込まれた情報が非選択状態において反転（分極方向が反
転）されるので、メモリセルの情報が破壊される。 このような技術的課題を解決する技術として、前述の共
通プレートをデータ線（相補性データＩり毎に複数本に
分割し、分割された夫々において独立に書込み電位、非
書込み電位を供給できるドライブ線を構成する技術が提
案されている。このドライブ線はデータ線の延在する方
向と並行に同一方向に延在させている。また、１本のド
ライブ線は、工水のデータ線に接続されたメモリセルの
すべての情報蓄積用容量素子の他方の電極に共通のドラ
イブ線として構成されている。 この技術が適用されるＤＲＡＭは、情報書込み動作にお
いて、選択状態のメモリセルのデータ線に書込み電位（
例えばＯ［Ｖ］）、情報蓄積用容量素子の他方の電極に
ドライブ線を介在させて書込み電位（例えば５［Ｖ］）
の夫々を印加する。一方、非選択状態のメモリセルは、
データ線に非書込み電位（例えばＯ［Ｖ］）、情報蓄積
用容量素子の他方の電極にドライブ線を介在させて非書
込み電位（例えばＯ［Ｖ］）の夫々を印加する。つまり
、非選択状態のメモリセルの情報蓄積用容量素子の両電
極間には分極反転電位以上の電位が印加されないので、
前述の情報の破壊が生じない。 前述のドライブ線を設ける技術については、例えばアイ
イーデイ−エム ８７．第８５０頁及び第８５１頁（Ｉ
ＥＤＭ ８７，１９８７．ｐｐ８５０〜８５１）に報告
されている。 〔発明が解決しようとする課題〕 前述のＤＲＡＭのドライブ線はメモリセルアレイ内にお
いてデータ線毎に複数本配列されているので、特に各ド
ライブ線間の離隔面積が増大する。 このため、このドライブ線の離隔面積に相当する分、Ｄ
ＲＡＭの集積度が低下するという問題点が、本発明者に
より見出された。 本発明の目的は、強誘電体膜で情報蓄積用容量素子を形
成するＤＲＡＭを有する半導体集積回路装置において、
情報書込み動作時又は情報読出し動作時に、非選択状態
のメモリセルの情報が破壊されることを防止することが
可能な技術を提供することにある。 本発明の他の目的は、前記半導体集積回路装置において
、前記目的を遠戚すると共に、前記メモリセルに接続さ
れる信号線間の離隔面積を縮小し、集積度を向上するこ
とが可能な技術を提供することにある。 本発明の他の目的は、光情報を電気的情報に変換する新
規な構造の不揮発性記憶回路を有する半導体集積回路装
置を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）半導体集積回路装置において、メモリセル選択用
ＭＩＳＦＥＴと電極間に強誘電体膜を設けた情報蓄積用
容量素子との直列回路からなるメモリセルを複数配列し
てＤＲＡＭを構成し、このＤＲＡＭのメモリセルの情報
書込み動作時又は情報読出し動作時に、選択状態のメモ
リセルの情報蓄積用容量素子の電極間に前記強誘電体膜
のヒステリシスループの分極反転電位以上の電圧を印加
すると共に、非選択状態のメモリセルの情報蓄積用容量
素子の電極間に前記分極反転電位未満の電圧を印加する
。前記非選択状態のメモリセルの情報蓄積用容量素子の
電極間に印加される分極反転電位未満の電圧は前記飽和
電位の２分の１の電圧である。前記強誘電体膜はジルコ
ン酸チタン酸鉛で形成される。 （２）前記ＤＲＡＭの選択状態のメモリセル、非選択状
態のメモリセルの夫々の情報蓄積用容量素子の一方の電
極には同一電位を印加する。 （３）メモリセル選択用ＭＩＳＦＥＴと電極間に強誘電
体膜を設けた情報蓄積用容量素子との直列回路からなる
メモリセルを複数配列して不揮発性記憶回路を構成し、
前記不揮発性記憶回路のすべてのメモリセルの情報蓄積
用容量素子の電極間に前記強誘電体膜のヒステリシスル
ープの分極反転電位以上の電圧を印加し、前記強誘電体
膜の分極方向を一方向に揃える段階と、前記すべてのメ
モリセルのうち、所定のメモリセルの情報蓄積用容量素
子の強誘電体膜に光を照射し、この強誘電体膜の分極方
向を他方向に反転させる段階と、前記すべてのメモリセ
ルの情報蓄積用容量素子の強誘電体膜の分極方向を電気
的に検出する段階とを備える。 （４）電界効果トランジスタのゲート絶縁膜とゲート電
極との間に強誘電体膜を設けたメモリセルで不揮発性記
憶回路を構威し、この不揮発性記憶回路のすべてのメモ
リセルのゲート電極と基板との間に、前記強誘電体膜の
ヒステリシスループの分極反転電位以上の電圧を印加し
、前記強誘電体膜の分極方向を一方向に揃える段階と、
前記すべてのメモリセルのうち、所定のメモリセルの強
誘。 電体膜に光を照射し、この強誘電体膜の分極方向を他方
向に反転させる段階と、前記すべてのメモリセルの強誘
電体膜の分極方向を電気的に検出する段階とを備える。 （作 用〕 上述した手段（１）によれば、前記情報書込み動作時、
情報読出し動作時の夫々において、非選択状態のメモリ
セルは、情報蓄積用容量素子の電極間に分極反転電位未
満の電圧しか印加されないので１強誘電体膜の分極方向
の反転を防止し、情報蓄積用容量素子に書込まれた情報
の破壊を防止することができる。 上述した手段（２）によれば、前記ＤＲＡＭのメモリセ
ルの情報蓄積用容量素子の一方の電極を他のメモリセル
の情報蓄積用容量素子の一方の電極と一体化することが
でき、この一方の電極をメモリセルアレイにおいて共通
プレート電極として構成することができる。この結果、
各電極間の離隔面積に相当する分、ＤＲＡＭの集積度を
向上することができる。 上述した手段（３）又は（４）によれば、前記不揮発性
記憶回路は光情報を電気情報として読出すことができ、
又光情報を外部電圧を加えない状態でも保持することが
できるので、光情報の不揮発性記憶回路を実現すること
ができる。この不揮発性記憶回路は、電子カメラ用光検
出器（例えば撮像素子）、測長用光検出器等の２次元光
センサや、コンパクトディスク（ＣＤ）、レーザディス
ク等のピックアップ装置の光センサに適用することがで
きる。 以下、本発明の構成について、実施例とともに説明する
。 なお、実施例を説明するための企図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 （実施例Ｉ） 本実流側Ｉは、プレーナ構造を採用するＤＲＡＭに本発
明を適用した、本発明の第１実施例である。 本発明の実施例■であるプレーナ構造を採用するＤＲＡ
Ｍのメモリセルの構成を第３図（等価回路図）で示す。 第３図に示すように、ＤＲＡＭの １ ［ｂｉｔ］の情
報を記憶するメモリセルはデータ線（相補性データ線の
うちの一方）ＤＬとワードｓＷＬとの交差部に配置され
る。このメモリセルはメモリセル選択用ＭＩＳＦＥＴＱ
ｓと情報蓄積用容量素子Ｃとの直列回路で構成される６ 前記メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓは
一方の半導体領域がデータ線ＤＬに接続される。他方の
半導体領域は情報蓄積用容量素子Ｃの一方の電極に接続
される。ゲート電極はワード線ＷＬに接続される。情報
蓄積用容量素子Ｃの他方の電極は共通プレート電位ＰＬ
に接続される。 このメモリセルの情報蓄積用容量素子Ｃの電極間には、
後述するが、誘電体膜として、電極間に印加される電圧
により分極方向がヒステリシスループを描いて変化する
強誘電体膜が設けられる。 前記メモリセルの具体的な構成を第１図（要部断面図）
及び第２図（要部平面図）を用いて簡単に説明する。 第１図及び第２図に示すように、ＤＲＡＭのメモリセル
はｐ−型半導体基板１の主面に構成される。 メモリセルはメモリセルアレイ内において行列状に複数
配列される。複数配列された夫々のメモリセルは、素子
間分離用絶縁膜（フィールド絶縁膜）２で周囲を囲まれ
た領域内において構成され、他のメモリセルと電気的に
分離される。 前記メモリセルのメモリセル選択用ＭＩＳＦＥＴＱｓは
、素子間分離用絶縁膜２で周囲を囲まれた領域内におい
て、ｐ−型半導体基板１の主面に構成される。メモリセ
ル選択用ＭＩＳＦＥＴＱｓは、主に、ｐ−型半導体基板
１、ゲート絶縁膜７．ゲート電極８、ソース領域及びド
レイン領域である一対のｎ°型半導体領域９で構成され
る。つまり、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓはｎチャネル型で構成される０本実施例におい
て、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ
は、詳細に図示していないが、 ＬＤＤ（Ｌｉｇｈｔｌ
ｙ Ｄｏｐｅｄ旦ｒａｉｎ）構造で構成される。前記ゲ
ート電極８は、ワード線（ＷＬ）８を介在させて、ゲー
ト幅方向に配列された他のメモリセルのメモリセル選択
用ＭＩＳＦＥＴＱｓのゲート電極８に電気的に接続され
る６ゲート電極８、ワード線８の夫々は同一導電層で形
成され一体に構成される。 情報蓄積用容量素子Ｃは、下層電極であるイ型半導体領
域３、強誘電体膜４、上層電極である共通プレート電極
５の夫々を順次積層して構成される。下層電極であるｎ
°型半導体領域３はメモリセル選択用Ｍ Ｉ Ｓ Ｆ
Ｅ Ｔ Ｑ ｓの一方のイ型半導体領域９と一体に構成
され、電気的に接続される。上層電極である共通プレー
ト電極５は、他のメモリセルの情報蓄積用容量素子Ｃの
共通プレート電極５と一体に構成され、電気的に接続さ
れる。つまり、共通プレート電極５はメモリセルアレイ
内において各メモリセルに共通のプレート電極として構
成される。 前記強誘電体膜４は例えばジルコン酸チタン酸鉛で形成
される。このジルコン酸チタン酸鉛は例えばスパッタ法
で堆積される。強誘電体膜４は、第４図（強誘電体膜の
ヒステリシス特性図）に示すように、ｄ型半導体領域３
（下層電極）と共通プレート電極５（上層電極）との間
に印加される電圧により分極方向がヒステリシスループ
を描いて変化する。強誘電体膜４は、同第４図に示すよ
うに、飽和電位ｖ０〜飽和電位−ｖ６の夫々の範囲内に
おいて、分極方向がヒステリシスループを描く特性を持
つ。飽和電位ｖｏは例えば５ ［Ｖ］、飽和電位−ｖｏ
は例えば−５［ｖ］である。Ｖい−ｖ８の夫々は分極方
向の反転が開始する分極反転電位であり、この分極反転
電位ｖｌは例えば約３ ［Ｖ］。 分極反転電位−ｖｌは例えば約−３［ｖ］である。 このように構成されるメモリセルのメモリセル選択用Ｍ
ＩＳＦＥＴＱｓの他方のイ型半導体領域９には眉間絶縁
膜１１に形成された接続孔１２を通してデータ線（ＤＬ
）１３が接続される。データ線１３は、ゲート電極８に
対して自己整合で一方のイ型半導体領域９に接続された
中間導電膜１０を介在させて前記一方のｎ°型半導体領
域９に接続される。 次に、前記ＤＲＡＭの各動作について、前記第１図乃至
第４図、明細書の末尾に掲載した第を表Ａ乃至第１表Ｃ
の夫々を用いて簡単に説明する。 第１表において、ＰＬは共通プレート電極５に印加され
る共通プレート電位［Ｖ］を示す、ＷＬｌは選択ワード
線８に印加された電位、ＤＬＩは選択データ線１３に印
加された電位の夫々を示す、ＷＬ２は非選択ワード線８
に印加された電位、ＤＬ２は非選択データ線１３に印加
された電位の夫々を示す。 （情報書込み動作） 第１表Ａのａに示すように、情報書込み動作は、共通プ
レート電極５に分極反転電位Ｖ１以上の電位である飽和
電位ｖＩ、例えば５［ｖ］を印加する。 選択状態のメモリセルに接続されるデータ線１３には情
報書込み電位例えばＯ［Ｖ］、ワード線８には選択電位
例えば５ ［Ｖ］の夫々が印加される。これにより、選
択状態のメモリセルの情報蓄積用容量素子Ｃの下層電極
と上層電極との間には飽和電位Ｖｏ に相当する高電位
（実際にはメモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｑ ｓのしきい値電圧分減少する）が印加される。つま
り、強誘電体膜４は、分極反転電位Ｖ１以上の電位が印
加され１分極する。この強誘電体膜４の分極方向は同第
１表Ａのａに矢印で示す。 これに対して、非選択状態のメモリセルに接続されるデ
ータ線１３には非情報書込み電位例えば飽和電位Ｖ。の
２分の１の電位（又は書込み電位Ｏ［Ｖ］）が印加され
る。飽和電位ｖｏの２分の１の電位は、分極反転電位Ｖ
□に比べて小さく（絶対値で小さく）、前記強誘電体膜
４の分極方向を反転させることがない電位である。ワー
ド線８には非選択電位例えばＯ［Ｖ］（又は選択電位５
［Ｖ］）が印加される。これにより、非選択状態のメモ
リセルは、情報蓄積用容量素子Ｃの下層電極と上層電極
との間に、常時、分極反転電位Ｖ工未満の電位が印加さ
れるので、強誘電体膜４に予じめ情報が書込まれている
場合でも、分極方向を反転させることがなく、その情報
が破壊されない。 なお、第１表Ａのｂに示すように、共通プレート電極５
の共通プレート電位ＰＬをＯ［Ｖ］にした場合には、選
択状態のメモリセルに接続されるデータ線１３に印加さ
れる情報書込み電位は５［ｖ］になり１強誘電体膜４の
分極方向は反転する。 （情報保持動作） 第１表Ｂのａ又はｂに示すように、情報保持動作は、共
通プレート電極５に飽和電位Ｖｏの２分の１の電位、メ
モリセルに接続されるすべてのデータ線１３に飽和電位
ｖｏの２分の工の電位を夫々印加し、すべてのワード線
８に選択電位例えば５［Ｖ］が印加される。つまり、メ
モリセルの情報蓄積用容量素子Ｃの強誘電体膜４には、
常時、分極反転電位Ｖ□未満の電位が印加され、分極方
向が反転されない。 （情報読出し動作） 第１表Ｃに示すように、情報読出し動作は、選択状態の
メモリセルに接続されるデータ線１３に情報読出し電位
例えばＯ［Ｖ］を印加した後、共通プレート電極５の共
通プレート電位ＰＬを飽和電位Ｖｏの２分の１から飽和
電位ｖｏ まで立上げ、ワード線８に選択電位を印加す
ることにより行われる。第１表Ｃのａに示すように、選
択状態のメモリセルの情報蓄積用容量素子Ｃの下層電極
と上層電極との間に印加される飽和電位ｖｏに対して分
極方向が保持される場合には、データ線１３の電位が変
化しないので、情報“１”又は“０”として読出される
。また、第１表Ｃのｂに示すように、選択状態のメモリ
セルにおいて、分極方向が変化される場合には、データ
線１３の電位が変化するので、情報“０”又は１”とし
て読出される。 これに対して、非選択状態のメモリセルに接続されるデ
ータ線１３には非情報読出し電位例えば飽和電位ｖｏの
２分の１の電位が印加される。この飽和電位ｖｏの２分
の１の電位は、前記強誘電体膜４の分極方向を反転させ
ることがない電位である。ワード線８には非選択電位例
えばＯ［Ｖ］が印加される。 本実施例のプレーナ構造を採用するＤＲＡＭは、２交点
方式を採用しているが、工交点方式で構成してもよい。 このよ−うに、メモリセル選択用ＭＩＳＦＥＴＱＳと電
極（ｎ″型半導体領域３−共通プレート電極５）間に強
誘電体膜４を設けた情報蓄積用容量素子Ｃとの直列回路
からなるメモリセルを複数配列してＤＲＡＭを構威し、
このＤＲＡＭのメモリセルの情報書込み動作時又は情報
読出し動作時に。 選択状態のメモリセルの情報蓄積用容量素子Ｃの電極間
に前記強誘電体膜４のヒステリシスループの分極反転電
位７２以上の電圧を印加すると共に、非選択状態のメモ
リセルの情報蓄積用容量素子Ｃの電極間に前記分極反転
電位Ｖ□未満の電圧を印加する。前記非選択状Ｓ□メモ
リセルの情報蓄積用容量素子Ｃの電極間に印加される分
極反転電位■、未満の電圧は前記飽和電位Ｖ。の２分の
ｌの電圧である。この構成により、前記情報書込み動作
時、情報読出し動作時の夫々において、非選択状態のメ
モリセルは、情報蓄積用容量素子Ｃの電極間に分極反転
電位７１未満の電圧しか印加されないので、強誘電体膜
５の分極方向の反転を防止し、情報蓄積用容量素子Ｃに
書込まれた情報の破壊を防止することができる。この結
果、ＤＲＡＭの動作上の電気的信頼性を向上することが
できる。 また、前記ＤＲＡＭの選択状態のメモリセル、非選択状
態のメモリセルの夫々の情報蓄積用容量素子Ｃの一方の
上層電極である共通プレート電極５には同一電位を印加
する。この構成により、前記ＤＲＡＭのメモリセルの情
報蓄積用容量素子Ｃの上層電極を他のメモリセルの情報
蓄積用容量素子Ｃの上層電極と一体化し、前述のように
、メモリセルアレイ内において共通プレート電極５とし
て構成することができる。この結果、前記情報蓄積用容
量素子Ｃの上層電極をデータ線（ＤＬ）毎に分割する必
要がなくなり、この分割された上層電極間の離隔面積に
相当する分、ＤＲＡＭの集積度を向上することができる
。 （実施例■） 本実流側■は、Ｓ Ｔ Ｃ（Ｓ ｔａｃｋｅｄ Ｃａｐ
ａｃｉｔｏｒ）構造を採用するＤＲＡＭに本発明を適用
した１本発明の第２実施例である。 本発明の実施例■であるＳＴＣ構造を採用するＤＲＡＭ
のメモリセルの構成を第５図（要部断面図）及び第６図
（要部平面図）で示す。 第５図及び第６図に示すように、ＤＲＡＭのメモリセル
は、メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓ
とＳＴＣ構造を採用する情報蓄積用容量素子Ｃとの直列
回路で構成される。このＳＴＣ構造を採用する情報蓄積
用容量素子Ｃは下層電極１４、強誘電体膜４、共通プレ
ート電極５の夫々を順次積層して構成される。下層電極
１４はメモリセル毎に他のメモリセルのそれと電気的に
分離されて設けられる。この下層電極１４は、中央部分
がメモリセル選択層ＭＩＳＦＥＴＱｓの他方のｎ°型半
導体領域９に接続され、周辺部分がゲート電極８上及び
ワード線８上に引き伸ばされる。共通プレート電極５は
、前述の実施例Ｉと同様に、メモリセルアレイ内におい
て共通のプレート電極として構成される。 このように構成されるＳＴＣ構造を採用するＤＲＡＭは
前記実施例■と実質的に同様の効果を奏することができ
る。 （実施例■） 本実流側■は、前記実施例■と異なるＳＴＣ構造を採用
するＤＲＡＭに本発明を適用した、本発明の第３実施例
である。 本発明の実施例■であるＳＴＣ構造を採用するＤＲＡＭ
のメモリセルの構成を第７図（要部断面図）及び第８図
（要部平面図）で示す。 第７図及び第８図に示すように、ＤＲＡＭのメモリセル
は基本的な断面構造が前述の実施例■のＤＲＡＭのメモ
リセルと同様であるが、データ線（ＤＬ）Ｉｓがメモリ
セル選択層ＭＩＳＦＥＴＱｓとＳＴＣ構造を採用する情
報蓄積用容量素子Ｃとの間において延在される。データ
線１５はステップカバレッジが良好な所謂ゲート電極材
料で形成される。このデータ線１５は、メモリセル選択
層ＭＩＳＦＥＴＱｓのゲート電極８に対して自己整合で
他方のｎ°型半導体領域９に接続される。前記ＳＴＣ構
造を採用する情報蓄積用容量素子Ｃの上Ｍ電極である共
通プレート電極５は、前述の実施例■、■の夫々と同様
に、メモリセルアレイ内において共通のプレート電極と
して構成される。 このように構成されるＳＴＣ構造を採用するＤＲＡＭは
前記実施例Ｉ又は実施例■と実質的に同様の効果を奏す
ることができる。 （実施例■） 本実流側■は、Ｓ Ｐ Ｃ（Ｓｈｅａｔｈ Ｐｌａｔｅ
Ｃａｐａｃｉｔｏｒ Ｃａ１ｌ）構造を採用するＤＲ
ＡＭに本発明を適用した１本発明の第４実施例である。 本発明の実施例■であるＳＰＣ構造を採用するＤＲＡＭ
のメモリセルの構成を第９図（要部断面図）及び第１０
図（要部平面図）で示す。 第９図及び第１０図に示すように、ＤＲＡＭのメモリセ
ルは、メモリセル選択用ＭＩＳＦＥＴＱＳとＳＰＣ構造
を採用する情報蓄積用容量素子Ｃとの直列回路で構成さ
れる。このＳＰＣ構造を採用する情報蓄積用容量素子Ｃ
は細孔１６内に下層電極１８、強誘電体膜４、上層電極
１９の夫々を順次埋込んで構成される。前記細孔１６は
ｐ−型半導体基板１の主面からその深さ方向に形成され
る。下層電極１８は前記細孔１６の内壁に沿ったｐ”型
半導体基板１の主面上に絶縁膜１７を介在させて設けら
れる。 下層電極１８は細孔１６の底部において、埋込型ｎ°型
半導体領域２０に電気的に接続され、この埋込型ｎ。 型半導体領域２０は共通プレート電位を供給する。 前記強誘電体膜４は下層電極１８上にそれに沿って設け
られる。上層電極１９は強誘電体膜４上にそれに沿って
設けられ、この上層電極１９はメモリセル選択用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ｓの一方のｄ型半導体領域９に
接続される。 このように構成されるＳＰＣ構造を採用するＤＲＡＭは
、前記実施例１．ｎ又は■と実質的に同様の効果を奏す
ることができる。 （実施例■） 本実流側Ｖは、不揮発性記憶装置に本発明を適用した１
本発明の第５実施例である。 本発明の実施例■である不揮発性記憶装置のメモリセル
の構成を第１１図（要部断面図）及び第１２図（要部平
面図）で示す。 第１１図及び第１２図に示すように１本実施例■の不揮
発性記憶装置のメモリセルは主に電界効果トランジス９
０ｍで構成される。この電界効果トランジス９０ｍはｐ
−型半導体基板（又はウェル領域）１、ゲート絶縁膜７
、ゲート電極（ワード線ＷＬ）８、強誘電体膜４、ソー
ス領域及びドレイン領域である一対のｎ°型半導体領域
９で構成される。前記強誘電体膜４はゲート絶縁膜７と
ゲート電極８との間に設けられる。を界効果トランジス
タＱｍのドレイン領域であるｎ゛型半導体領域９には中
間導電膜１０を介在させてデータ線（ＤＬ）１３が接続
される。ソース領域であるｎ゛型半導体領域９には共通
ソース電極（例えば接地電位が印加される）２１が接続
される。つまり、このメモリセルを構成する電界効果ト
ランジス９０ｍはＥＰＲＯＭ又はＥＥＰＲＯＭのメモリ
セルに似た断面構造で構成される。 前記強誘電体１１１４は、ゲート電極８とｐ−型半導体
基板１との間に印加される電圧、及び外部から入射され
る光信号により、前述の実施例■乃至■で説明したよう
に、分極方向がヒステリシスループを描いて変化する。 この強誘電体膜４は前記分極方向を変化させることで前
記電界効果トランジス９０ｍのしきい値電圧を変化させ
ることができる。 次に、前記不揮発性記憶装置の各動作について、前記第
１１図及び第１２図、明細書の末尾に掲載した第２表Ａ
乃至第２表りの夫々を用いて簡単に説明する。第２表に
おいて、基板はｐ−型半導体基板１に印加される電位、
Ｃ８は共通ソース電極２１に印加される電位の夫々であ
る。ＷＬｌは選択ワードａＳに印加された電位、ＤＬＬ
は選択されたデータ線１３に印加された電位である。Ｗ
Ｌ２は非選択されたワード線８に印加された電位、ＤＬ
２は非選択されたデータ線１３に印加された電位である
。 （準備動作） 第２表Ａに示すように、準備動作は、まずＰ−型半導体
基板１、共通ソース電極２１及びすべてのデータ線１３
に分極反転電位ｖ１以上の電位である飽和電位ｖｏ例え
ば５［ｖ］を印加し、すべてのワード線８に例えばＯ［
Ｖ］を印加する。これにより、すべてのメモリセルは、
電界効果トランジス９０ｍのゲート電極８とｐ−型半導
体基板１との間に飽和電位ｖｏに相当する高電位が印加
され、強誘電体膜４の分極方向が一方向に揃えられる。 （情報書込み動作） 第２表Ｂに示すように、情報書込み動作は、 ｐ−型半
導体基板１、共通ソース電極２１及びすべてのデータＩ
ｉ！ｉａに例えばＯ［Ｖ］を印加し、すべてのワード線
８に強誘電体膜４の分極方向が反転しない最大電位であ
る分極反転電位７１未満の電位例えば飽和電位■。の２
分の１の電位を印加する。この状態において、特定のビ
ットのメモリセルの電界効果トランジス９０ｍの強誘電
体膜４に光情報を照射し、この光情報が入射された強誘
電体膜４のみ分極方向が反転される。つまり、強誘電体
膜４は光エネルギにより分極方向を反転させることがで
きる。光情報としては例えば紫外線やレーザ光で形成す
る。 （情報保持動作） 第２表Ｃに示すように、情報保持動作は、ｐ−型半導体
基板１．共通ソース電極２１．すべてのデータ、ｔ！１
ｌｌ１３及びすべてのワード線８に例えばＯ［Ｖ］を印
加する０強誘電体膜４には分極反転電位ｖ１未満の電位
しか印加されないので、この強誘電体膜４の分極方向は
保持される。 （情報読出し動作） 第２表りに示すように、情報読出し動作は、ｐ−型半導
体基板１、共通ソース電極２１．非選択データ線１３及
び非選択ワード線８に例えばＯ［Ｖ］を印加し１選択デ
ータ線１３及び選択ワードＲＩＡ８に例えば５［Ｖ］を
印加する。光情報が入射された強誘電体膜４は分極方向
が反転し、電界効果トランジス９０ｍのしきい値電圧が
変化するので、このしきい値電圧の変化を電気的に検出
する。 このように、電界効果トランジス９０ｍのゲート絶縁膜
７とゲート電極８との間に強誘電体膜４を設けたメモリ
セルで不揮発性記憶装置を構威し。 この不揮発性記憶装置のすべてのメモリセルのゲート電
極８とｐ−型半導体基板１どの間に、前記強誘電体膜４
のヒステリシスループの分極反転電位７１以上の飽和電
位Ｖｏを印加し、前記強誘電体膜４の分極方向を一方向
に揃える段階と、前記すべてのメモリセルのうち、所定
のメモリセルの強誘電体膜４に光を照射し、この強誘電
体膜４の分極方向を他方向に反転させる段階と、前記す
べてのメモリセルの強誘電体膜４の分極方向を電気的に
検出する段階とを備える。この強誘電体膜４の分極方向
は電界効果トランジス９０ｍのしきい値電圧の変化で検
出する。この構成により、前述の実施例■乃至■の夫々
と実質的に同様の効果を奏することができると共に、前
記不揮発性記憶装置は光情報を電気情報として読出すこ
とができ、又光情報を外部電圧を加えない状態でも保持
することができるので、光情報の不揮発性記憶装置を実
現することができる。この不揮発性記憶装置は、電子カ
メラ用光検出器（例えば撮像素子）、測長用光検出器等
の２次元光センサや、コンパクトディスク（ＣＤ）、レ
ーザディスク等のピックアップ装置の光センサに応用す
ることができる。 また、前記不揮発性記憶装置は装置電源が遮断された場
合でも情報を保持することができる。ただし、装置電源
の遮断時、又は装置電源の遮断後の再投入時に情報が破
壊されないように、以下のシーケンス制御を行う。 （装置電源遮断時） 装置電源を遮断する場合、まず、すべてのワード、１！
８にＯ［：Ｖ］を印加し、Ｐ−型半導体基板１及びすべ
てのデータ線１３に分極反転電位７１未満の電位、例え
ば飽和電位Ｖ、の２分の王の電位を印加し、すべてのワ
ード線８を例えば５［ｖ］に印加し、情報保持状態とす
る０次に、ｐ−型半導体基板１、すべてのデータ線１３
及びすべてのワード線８をＯ［Ｖ］に印加し、装置電源
を切断する。つまり、強誘電体膜４に分極反転電位ｖ８
以上の電位が印加されないシーケンス制御を行う。 （装置電源投入時） 装置電源を投入する場合、まず、ｐ−型半導体基板１及
びすべてのデータ線１３をＯ［Ｖ］から飽和電位ｖｌ、
の２分の１の電位に立上げ、すべてのワード線８をＯ［
Ｖ］から５［Ｖ］に立上げ、情報保持状態とする。同様
に、強誘電体膜４に分極反転電位７１以上の電位が印加
されないシーケンス制御を行う。 これらのシーケンス制御は前述の実施例■乃至■の夫々
のＤＲＡＭについても同様である。ただし、】型半導体
基板１の電位に代って、共通プレート電位となる。 （実施例■） 本実流側■は、不揮発性記憶装置に本発明を適用した１
本発明の第６実施例である。 本発明の実施例■である不揮発性記憶装置のメモリセル
の構成を第１３図（要部概略断面図）で示す。 本実流側■の不揮発性記憶装置のメモリセルは、第１３
図に示すように、メモリセル選択用ＭＩＳＦＥＴＱＳと
情報蓄積用容量素子Ｃとの直列回路で構成される。 メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓは、
前述の実施例Ｉ乃至■の夫々のＤＲＡＭのメモリセルの
メモリセル選択用ＭＩＳＦＥＴＱｓと実質的に同様の構
造で構成される。 情報蓄積用容量素子Ｃは、前記メモリセル選択用ＭＩＳ
ＦＥＴＱ８のゲート電極８上に、絶縁膜２４を介在させ
、ドライブ線２２、強誘電体１１１４．透明電極２３の
夫々を順次積層して構成される。ドライブ、ｍ２２は、
ワード線（ＷＬ）８と同一方向に延在し、所定の電位（
例えばＯ［Ｖ］〜飽和電位Ｖ。）が印加される。透明電
極２３はメモリセル選択用ＭＩＳ Ｆ Ｅ Ｔ Ｑ ｓ
の一方のｄ型半導体領域９に接続される。透明電極２３
は例えばネサ膜で形成される。 情報蓄積用容量素子Ｃは、前記実施例Ｖの不揮発性記憶
装置と同様に、予じめ強誘電体膜４の分極方向を一方向
に揃え、この後に所定ビットの強誘電体膜４に光情報を
入射することにより分極方向を反転させ、情報の書込み
が行われる。つまり、本実流側■の不揮発性記憶装置は
、前述の実施例■乃至■で説明したＤＲＡＭと前述の実
施例Ｖで説明した不揮発性記憶装置とを組合せて構成さ
れる。本実流側■の不揮発性記憶装置の動作は前述の実
施例Ｖで説明した不揮発性記憶装置の動作と実質的に同
様であるので、ここでの説明は省略する。 なお、本実流側■の不揮発性記憶装置のメモリセルは、
メモリセル選択用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ｓの他
方のｎ゛型半導体領域９に接続される導電膜（透明電極
２３に相当）、強誘電体膜４、ドライブ線２２の夫々を
順次積層した情報蓄積用容量素子Ｃで構成してもよい。 このように、メモリセル選択用ＭＩＳＦＥＴＱＳと電極
（ドライブ線２２−透明電極２３）間に強誘電体膜４を
設けた情報蓄積用容量素子Ｃとの直列回路からなるメモ
リセルを複数配列して不揮発性記憶装置をＳ威し、前記
不揮発性記憶装置のすべてのメモリセルの情報蓄積用容
量素子Ｃの電極間に前記強誘電体膜４のヒステリシスル
ープの分極反転電位Ｖ０以上の飽和電位ｖｏを印加し、
前記強誘電体膜４の分極方向を一方向に揃える段階と、
前記すべてのメモリセルのうち、所定のメモリセルの情
報蓄積用容量素子Ｃの強誘電体膜４に光を照射し、この
強誘電体膜４の分極方向を他方向に反転させる段階と、
前記すべてのメモリセルの情報蓄積用容量素子Ｃの強誘
電体膜４の分極方向を電気的に検出する段階とを備える
。この構成により、前述の実施例■と実質的に同様の効
果を奏することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は。 前記実施例に限定されるものではなく、その要旨を逸脱
しない範囲において種々変更可能であることは勿論であ
る。 例えば、本発明は、１チツプマイクロコンピユ〜りに搭
載されたＤＲＡＭ或は不揮発性記憶回路に適用すること
ができる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。 強誘電体膜で情報蓄積用容量素子を形成するＤＲＡＭを
有する半導体集積回路装置において、情報書込み動作時
又は情報読出し動作時に、非選択状態のメモリセルの情
報が破壊されることを防止することができる。 前記半導体集積回路装置において、前記メモリセルに接
続される信号線間の離隔面積を縮小し。 集積度を向上することができる。 光情報を電気的情報に変換する新規な構造の不揮発性記
憶回路を有する半導体集積回路装置を提供することがで
きる。 以下、余白 ［第１表Ａ１
【第１表８１
【第１表Ｃ】
【第２表Ａ１
【第２表Ｂ】
【第２表Ｃ】
【第２表Ｄ】
以下、余白
【図面の簡単な説明】
第１図は、本発明の実施例Ｉであるプレーナ構造を採用
するＤＲＡＭのメモリセルの要部断面図、第２図は、前
記メモリセルの要部平面図、第３図は、前記メモリセル
の等価回路図。 第４図は、前記メモリセルの情報蓄積用容量素子の強誘
電体膜のヒステリシス特性図、第５図は、本発明の実施
例■であるＳＴＣ構造を採用するＤＲＡＭのメモリセル
の要部断面図、第６図は、前記メモリセルの要部平面図
、第７図は、本発明の実施例■であるＳＴＣ構造を採用
するＤＲＡＭのメモリセルの要部断面図、第８図は、前
記メモリセルの要部平面図。 第９図は、本発明の実施例■であるＳＰＣ構造を採用す
るＤＲＡＭのメモリセルの要部断面図。 第１０図は、前記メモリセルの要部平面図、第１１図は
、本発明の実施例■である不揮発性記憶装置のメモリセ
ルの要部断面図、 第１２図は、前記メモリセルの要部平面図。 第１３図は、本発明の実施例■である不揮発性記憶装置
のメモリセルの要部概略断面図である。 図中、１・・・ｐ”型半導体基板、３，９・・・ｎ゛型
半導体領域、４・・・強誘電体膜、５・・・共通プレー
ト電極、７・・・ゲート絶縁膜、８・・・ゲート電極又
はワード線、１３・・・データ線、２２・・・ドライブ
線、２３・・・透明電極。 Ｑｓ・・・メモリセル選択用ＭＩＳＦＥＴ、Ｃ・・・情
報蓄積用容量素子、Ｑｍ・・・電界効果トランジスタで
ある。
するＤＲＡＭのメモリセルの要部断面図、第２図は、前
記メモリセルの要部平面図、第３図は、前記メモリセル
の等価回路図。 第４図は、前記メモリセルの情報蓄積用容量素子の強誘
電体膜のヒステリシス特性図、第５図は、本発明の実施
例■であるＳＴＣ構造を採用するＤＲＡＭのメモリセル
の要部断面図、第６図は、前記メモリセルの要部平面図
、第７図は、本発明の実施例■であるＳＴＣ構造を採用
するＤＲＡＭのメモリセルの要部断面図、第８図は、前
記メモリセルの要部平面図。 第９図は、本発明の実施例■であるＳＰＣ構造を採用す
るＤＲＡＭのメモリセルの要部断面図。 第１０図は、前記メモリセルの要部平面図、第１１図は
、本発明の実施例■である不揮発性記憶装置のメモリセ
ルの要部断面図、 第１２図は、前記メモリセルの要部平面図。 第１３図は、本発明の実施例■である不揮発性記憶装置
のメモリセルの要部概略断面図である。 図中、１・・・ｐ”型半導体基板、３，９・・・ｎ゛型
半導体領域、４・・・強誘電体膜、５・・・共通プレー
ト電極、７・・・ゲート絶縁膜、８・・・ゲート電極又
はワード線、１３・・・データ線、２２・・・ドライブ
線、２３・・・透明電極。 Ｑｓ・・・メモリセル選択用ＭＩＳＦＥＴ、Ｃ・・・情
報蓄積用容量素子、Ｑｍ・・・電界効果トランジスタで
ある。
Claims (1)
- 【特許請求の範囲】 １、メモリセル選択用ＭＩＳＦＥＴと、この一方の半導
体領域に接続された第１電極、この第１電極に対向して
配置された第２電極、及び前記第１電極と第２電極との
間にそれら両電極間に印加される電圧に基づき分極方向
がヒステリシスループを画いて変化する強誘電体膜を設
けて形成された情報蓄積用容量素子との直列回路からな
るメモリセルを複数配列してＤＲＡＭを構成し、このＤ
ＲＡＭのメモリセルの情報書込み動作時、情報読出し動
作時の夫々において、選択状態のメモリセルの情報蓄積
用容量素子の第１電極と第２電極との間に、前記強誘電
体膜のヒステリシスループの分極反転電位以上の電圧を
印加すると共に、非選択状態のメモリセルの情報蓄積用
容量素子の第１電極と第２電極との間に、前記分極反転
電位未満の電圧を印加したことを特徴とする半導体集積
回路装置。 ２、前記ＤＲＡＭの非選択状態のメモリセルの情報蓄積
用容量素子の第１電極と第２電極との間に印加された分
極反転電位未満の電圧は、前記ヒステリシスループの飽
和電位の２分の１の電圧であることを特徴とする請求項
１に記載の半導体集積回路装置。 ３、前記ＤＲＡＭの選択状態のメモリセル、非選択状態
のメモリセルの夫々の情報蓄積用容量素子の第２電極に
は同一電位が印加されることを特徴とする請求項１又は
請求項２に記載の半導体集積回路装置。 ４、前記強誘電体膜はジルコン酸チタン酸鉛で形成され
たことを特徴とする請求項１乃至請求項３に記載の夫々
の半導体集積回路装置。 ５、メモリセル選択用ＭＩＳＦＥＴと、この一方の半導
体領域に接続された第１電極、この第１電極に対向して
配置された第２電極、及び前記第１電極と第２電極との
間にそれら両電極間に印加される電圧に基づき分極方向
がヒステリシスループを画いて変化する強誘電体膜を設
けて形成された情報蓄積用容量素子との直列回路からな
るメモリセルを複数配列して不揮発性記憶回路を構成し
、前記不揮発性記憶回路のすべてのメモリセルの情報蓄
積用容量素子の第１電極と第２電極との間に、前記強誘
電体膜のヒステリシスループの分極反転電位以上の電圧
を印加し、前記強誘電体膜の分極方向を一方向に揃える
段階と、前記すべてのメモリセルのうち、所定のメモリ
セルの情報蓄積用容量素子の強誘電体膜に光を照射し、
この強誘電体膜の分極方向を他方向に反転させる段階と
、前記すべてのメモリセルの情報蓄積用容量素子の強誘
電体膜の分極方向を電気的に検出する段階とを備えたこ
とを特徴とする半導体集積回路装置。 ６、電界効果トランジスタのゲート絶縁膜とゲート電極
との間に、前記ゲート電極と基板との間に印加される電
圧に基づき分極方向がヒステリシスループを画いて変化
する強誘電体膜を設けたメモリセルで不揮発性記憶回路
を構成し、この不揮発性記憶回路のすべてのメモリセル
のゲート電極と基板との間に、前記強誘電体膜のヒステ
リシスループの分極反転電位以上の電圧を印加し、前記
強誘電体膜の分極方向を一方向に揃える段階と、前記す
べてのメモリセルのうち、所定のメモリセルの強誘電体
膜に光を照射し、この強誘電体膜の分極方向を他方向に
反転させる段階と、前記すべてのメモリセルの強誘電体
膜の分極方向を電気的に検出する段階とを備えたことを
特徴とする半導体集積回路装置。
Priority Applications (3)
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|---|---|---|---|
| JP1172683A JPH0336763A (ja) | 1989-07-03 | 1989-07-03 | 半導体集積回路装置 |
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| US08/086,361 US5309392A (en) | 1989-07-03 | 1993-07-06 | Semiconductor IC device using ferroelectric material in data storage cells with light assisted state transition |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1172683A JPH0336763A (ja) | 1989-07-03 | 1989-07-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336763A true JPH0336763A (ja) | 1991-02-18 |
Family
ID=15946428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1172683A Pending JPH0336763A (ja) | 1989-07-03 | 1989-07-03 | 半導体集積回路装置 |
Country Status (3)
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| JP (1) | JPH0336763A (ja) |
| KR (1) | KR0173855B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513673A (ja) * | 1991-06-28 | 1993-01-22 | Sharp Corp | ダイナミツクランダムアクセスメモリ |
| US5487029A (en) * | 1992-08-27 | 1996-01-23 | Hitachi, Ltd. | Semiconductor memory device having a non-volatile memory composed of ferroelectric capacitors which are selectively addressed |
| US5524093A (en) * | 1994-02-24 | 1996-06-04 | Hitachi, Ltd. | Semiconductor memory device having an arrangement to reduce stresses on non-selected ferroelectric capacitors while achieving high integration |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| JP2942088B2 (ja) * | 1993-03-19 | 1999-08-30 | ローム株式会社 | 半導体装置の動作方法、および半導体装置 |
| JP3505758B2 (ja) * | 1993-12-28 | 2004-03-15 | ローム株式会社 | 不揮発性半導体メモリ |
| JPH07202017A (ja) * | 1993-12-28 | 1995-08-04 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| US5625588A (en) * | 1995-06-06 | 1997-04-29 | Micron Technology, Inc. | Single-ended sensing using global bit lines for DRAM |
| US5719813A (en) * | 1995-06-06 | 1998-02-17 | Micron Technology, Inc. | Cell plate referencing for DRAM sensing |
| JP3457106B2 (ja) * | 1995-10-13 | 2003-10-14 | ローム株式会社 | スイッチング用半導体素子、プログラム可能な機能装置およびプログラム可能な機能装置の動作方法 |
| US5877977A (en) * | 1996-09-10 | 1999-03-02 | National Semiconductor Corporation | Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure |
| JP3919312B2 (ja) * | 1996-12-27 | 2007-05-23 | ローム株式会社 | 強誘電体記憶装置 |
| US5862089A (en) * | 1997-08-14 | 1999-01-19 | Micron Technology, Inc. | Method and memory device for dynamic cell plate sensing with ac equilibrate |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| JP2002270788A (ja) * | 2001-03-14 | 2002-09-20 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6940085B2 (en) * | 2002-04-02 | 2005-09-06 | Hewlett-Packard Development Company, I.P. | Memory structures |
| US10229727B1 (en) * | 2018-03-13 | 2019-03-12 | Micron Technology, Inc. | Apparatus and method for controlling erasing data in ferroelectric memory cells |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3148354A (en) * | 1961-12-20 | 1964-09-08 | Ibm | Photoelectric recording apparatus |
| US4144591A (en) * | 1977-08-15 | 1979-03-13 | The United States Of America As Represented By The Secretary Of The Army | Memory transistor |
| US4158201A (en) * | 1977-10-18 | 1979-06-12 | The Singer Company | Flat electro optic display panel and method of using same |
| US4344155A (en) * | 1979-12-31 | 1982-08-10 | Compagnie Internationale Pour L'informatique Cii-Honeywell Bull (Societe Anonyme) | Method of and apparatus for inscribing a control character in a memory |
| US4360896A (en) * | 1981-01-30 | 1982-11-23 | The United States Of America As Represented By The Secretary Of The Army | Write mode circuitry for photovoltaic ferroelectric memory cell |
| US4962322A (en) * | 1988-12-05 | 1990-10-09 | Texas Instruments Incorporated | Nonvolatible capacitor random access memory |
| JPS6260256A (ja) * | 1985-09-10 | 1987-03-16 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| DE3602887A1 (de) * | 1986-01-31 | 1987-08-06 | Bayer Ag | Nichtfluechtiger elektronischer speicher |
| US4873664A (en) * | 1987-02-12 | 1989-10-10 | Ramtron Corporation | Self restoring ferroelectric memory |
| JPS63271795A (ja) * | 1987-04-29 | 1988-11-09 | Sony Corp | 記録装置 |
| US4809225A (en) * | 1987-07-02 | 1989-02-28 | Ramtron Corporation | Memory cell with volatile and non-volatile portions having ferroelectric capacitors |
| US4853893A (en) * | 1987-07-02 | 1989-08-01 | Ramtron Corporation | Data storage device and method of using a ferroelectric capacitance divider |
| US4888630A (en) * | 1988-03-21 | 1989-12-19 | Texas Instruments Incorporated | Floating-gate transistor with a non-linear intergate dielectric |
| JPH0249471A (ja) * | 1988-05-27 | 1990-02-19 | Toshiba Corp | 半導体装置とその製造方法 |
| US4945514A (en) * | 1988-05-31 | 1990-07-31 | Land Cecil E | Method of bistable optical information storage using antiferroelectric phase PLZT ceramics |
| JP2788265B2 (ja) * | 1988-07-08 | 1998-08-20 | オリンパス光学工業株式会社 | 強誘電体メモリ及びその駆動方法，製造方法 |
| US5198994A (en) * | 1988-08-31 | 1993-03-30 | Kabushiki Kaisha Toshiba | Ferroelectric memory device |
| JPH0294559A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US5063539A (en) * | 1988-10-31 | 1991-11-05 | Raytheon Company | Ferroelectric memory with diode isolation |
| KR950000156B1 (ko) * | 1989-02-08 | 1995-01-10 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 |
| US5051950A (en) * | 1989-07-31 | 1991-09-24 | Radiant Technologies | Read/write optical memory |
| US5031144A (en) * | 1990-02-28 | 1991-07-09 | Hughes Aircraft Company | Ferroelectric memory with non-destructive readout including grid electrode between top and bottom electrodes |
| US5038323A (en) * | 1990-03-06 | 1991-08-06 | The United States Of America As Represented By The Secretary Of The Navy | Non-volatile memory cell with ferroelectric capacitor having logically inactive electrode |
-
1989
- 1989-07-03 JP JP1172683A patent/JPH0336763A/ja active Pending
-
1990
- 1990-07-02 KR KR1019900009938A patent/KR0173855B1/ko not_active Expired - Fee Related
-
1993
- 1993-07-06 US US08/086,361 patent/US5309392A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0513673A (ja) * | 1991-06-28 | 1993-01-22 | Sharp Corp | ダイナミツクランダムアクセスメモリ |
| US5487029A (en) * | 1992-08-27 | 1996-01-23 | Hitachi, Ltd. | Semiconductor memory device having a non-volatile memory composed of ferroelectric capacitors which are selectively addressed |
| US5550770A (en) * | 1992-08-27 | 1996-08-27 | Hitachi, Ltd. | Semiconductor memory device having ferroelectric capacitor memory cells with reading, writing and forced refreshing functions and a method of operating the same |
| US5524093A (en) * | 1994-02-24 | 1996-06-04 | Hitachi, Ltd. | Semiconductor memory device having an arrangement to reduce stresses on non-selected ferroelectric capacitors while achieving high integration |
Also Published As
| Publication number | Publication date |
|---|---|
| US5309392A (en) | 1994-05-03 |
| KR910003839A (ko) | 1991-02-28 |
| KR0173855B1 (ko) | 1999-02-01 |
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