JPH0336766A - 半導体装置および製造方法 - Google Patents
半導体装置および製造方法Info
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- JPH0336766A JPH0336766A JP17242689A JP17242689A JPH0336766A JP H0336766 A JPH0336766 A JP H0336766A JP 17242689 A JP17242689 A JP 17242689A JP 17242689 A JP17242689 A JP 17242689A JP H0336766 A JPH0336766 A JP H0336766A
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- Japan
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- oxide film
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000011229 interlayer Substances 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 3
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000002513 implantation Methods 0.000 claims description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007800 oxidant agent Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯ３型半導体装置および製造方法に関する
。
。
本発明は、半導体装置のソース・ドレイン間に開口部を
設はゲート酸化膜のドレイン、ソース端をテーパー状に
形成することにより、ドレイン近傍での電界集中が緩和
され、表面ブレークダウンが抑制されるため、ＭＯ３型
半導体装置の高耐圧化を容易にしたものである。また、
半導体装置の製造方法において、開口部により分離され
た不純物注入領域を熱処理により拡散し、高濃度不純物
領域と低濃度不純物領域を形成するため、横方向の拡散
によるソース・ドレイン間の実効チャネル長の縮少が緩
和され、微細化によるバンチスルー耐性の劣化を抑制し
、ＭＯ３型半導体装置の微細化を可能としたものである
。
設はゲート酸化膜のドレイン、ソース端をテーパー状に
形成することにより、ドレイン近傍での電界集中が緩和
され、表面ブレークダウンが抑制されるため、ＭＯ３型
半導体装置の高耐圧化を容易にしたものである。また、
半導体装置の製造方法において、開口部により分離され
た不純物注入領域を熱処理により拡散し、高濃度不純物
領域と低濃度不純物領域を形成するため、横方向の拡散
によるソース・ドレイン間の実効チャネル長の縮少が緩
和され、微細化によるバンチスルー耐性の劣化を抑制し
、ＭＯ３型半導体装置の微細化を可能としたものである
。
従来、半導体装置は第２図＋ａｌ〜（Ｃ１に示したよう
に半導体基板１表面付近にゲート酸化［８を形成した後
、ポリシリコン１）を形成する工程と、（第２図（ａ）
）エツチング処理によりゲート電極９を形成する工程（
第２図（ｂ））と、前記ゲート電極をインプラマスクと
して拡散係数の異なる２種類のドーパントをイオン注入
した後、熱処理により低濃度不純物領域５と高濃度不純
物領域１０を形成する工程（第２図（Ｃ）〉とにより形
成されていた。
に半導体基板１表面付近にゲート酸化［８を形成した後
、ポリシリコン１）を形成する工程と、（第２図（ａ）
）エツチング処理によりゲート電極９を形成する工程（
第２図（ｂ））と、前記ゲート電極をインプラマスクと
して拡散係数の異なる２種類のドーパントをイオン注入
した後、熱処理により低濃度不純物領域５と高濃度不純
物領域１０を形成する工程（第２図（Ｃ）〉とにより形
成されていた。
しかし、従来の技術では、ドレインのゲート電極近傍で
の電界集中により表面ブレークダウン耐圧が、ゲート酸
化膜厚４００人の場合、２０〜３０Ｖ程度であり、高耐
圧化に問題点を有していた。また、従来の製造方法では
、第２図（Ｃ１に示した工程で、拡散係数の異なる２種
類のドーパントをイオン注入した後、熱処理により低濃
度不純物領域と高濃度不純物領域を形成する際、横方向
の拡散によりソース・ドレイン間の実効チャネル長が縮
少し、ゲート長を縮少するとバンチスルーが生じやすく
微細化が困難であるという問題点を有していた。
の電界集中により表面ブレークダウン耐圧が、ゲート酸
化膜厚４００人の場合、２０〜３０Ｖ程度であり、高耐
圧化に問題点を有していた。また、従来の製造方法では
、第２図（Ｃ１に示した工程で、拡散係数の異なる２種
類のドーパントをイオン注入した後、熱処理により低濃
度不純物領域と高濃度不純物領域を形成する際、横方向
の拡散によりソース・ドレイン間の実効チャネル長が縮
少し、ゲート長を縮少するとバンチスルーが生じやすく
微細化が困難であるという問題点を有していた。
上記の問題点を解決するためにこの発明は、半導体装置
のソース・ドレイン間に開口部を設け、ゲート電極直下
の領域の酸化膜厚が薄く、ソース・ドレイン近傍の酸化
膜厚が厚いテーパー状のゲート酸化膜を設けた。さらに
前記の問題点を解決するためにこの発明は、半導体装置
の製造方法について、開口部により分離された拡散速度
の異なる２種類の不純物がイオン注入された不純物注入
領域を熱処理により拡散させて、低濃度不純物領域と高
濃度不純物領域を形成した。
のソース・ドレイン間に開口部を設け、ゲート電極直下
の領域の酸化膜厚が薄く、ソース・ドレイン近傍の酸化
膜厚が厚いテーパー状のゲート酸化膜を設けた。さらに
前記の問題点を解決するためにこの発明は、半導体装置
の製造方法について、開口部により分離された拡散速度
の異なる２種類の不純物がイオン注入された不純物注入
領域を熱処理により拡散させて、低濃度不純物領域と高
濃度不純物領域を形成した。
上記のごとく形成されたゲート酸化膜を有する半導体装
置は、ドレイン近傍での電界集中が緩和され、表面ブレ
ークダウン耐性を向上させた。また、開口部により分離
された不純物注入領域を拡散して、低濃度層不純物領域
と高濃度不純物領域を形成するため、横方向拡散による
ソース・ドレイン間の実効チャネル長の縮少を抑制させ
、ゲート長の縮少によるバンチスルー耐性の劣化を抑制
させた。
置は、ドレイン近傍での電界集中が緩和され、表面ブレ
ークダウン耐性を向上させた。また、開口部により分離
された不純物注入領域を拡散して、低濃度層不純物領域
と高濃度不純物領域を形成するため、横方向拡散による
ソース・ドレイン間の実効チャネル長の縮少を抑制させ
、ゲート長の縮少によるバンチスルー耐性の劣化を抑制
させた。
したがって、半導体装置の高耐圧化および微細化を可能
にした。
にした。
本発明の実施例を図面に基づいて詳細に説明する。第１
図（ａｌ〜ｌｄｌは、本発明のＭＯ３型半導体装置を製
造工程順に、ｎチャネル形を例にとって示したものであ
る。第１図（ａｔに示した工程で、Ｐ形半導体基板１の
表面付近に、Ａｓ’とＰｏ等の拡散速度の異なる２種類
のｎ型ドーパントのイオン注入を行い、ｎ型不純物注入
領域２を形成した後、ｎ型不純物注入領域２を被うよう
に層間絶縁膜３を形成する０次に、第１図伽）に示した
工程で、層間絶縁膜３およびｎ型不純物注入領域２の一
部を開口して半導体基板１表面に達するトレンチ４を形
成した後、熱処理等によりｎ型不純物注入領域２を拡散
し、ｎ型窩濃度不純物領域ＩＯ及びｎ型低濃度不純物領
域５を形成する。ここで、トレンチ４はｎ型不純物注入
領域２よりも深く形成されているため、熱処理により不
純物注入領域２を拡散しても、少なくともトレンチ４の
深さまで拡散されないと横方向には拡散されない、この
ため、ソース・ドレイン間の実効チャネル長は、熱処理
にあまり依存しない０次に、第１図（Ｃ）に示した工程
で、全面に熱酸化またはＣＶＤ等により酸化１）！Ｉ６
を形成する０次に、第１図（ｄｌに示した工程で、酸化
膜６をエツチング処理し、トレンチ４の側壁にテーパー
状の酸化膜７を形成する０次に、第１図（６１に示した
工程で、酸化によりゲート酸化膜８を形成する１次に、
第１図ｆｆｌに示した工程で、トレンチ４の内側のゲー
ト酸化膜８の上方の一部にゲート電極９を形成する。こ
の後の工程は、図示しないが、全面に層間絶縁膜を形成
し、必要なコンタクトホールを形成し、Ｍ配線を形成し
全面に保護膜を形成して完成する。
図（ａｌ〜ｌｄｌは、本発明のＭＯ３型半導体装置を製
造工程順に、ｎチャネル形を例にとって示したものであ
る。第１図（ａｔに示した工程で、Ｐ形半導体基板１の
表面付近に、Ａｓ’とＰｏ等の拡散速度の異なる２種類
のｎ型ドーパントのイオン注入を行い、ｎ型不純物注入
領域２を形成した後、ｎ型不純物注入領域２を被うよう
に層間絶縁膜３を形成する０次に、第１図伽）に示した
工程で、層間絶縁膜３およびｎ型不純物注入領域２の一
部を開口して半導体基板１表面に達するトレンチ４を形
成した後、熱処理等によりｎ型不純物注入領域２を拡散
し、ｎ型窩濃度不純物領域ＩＯ及びｎ型低濃度不純物領
域５を形成する。ここで、トレンチ４はｎ型不純物注入
領域２よりも深く形成されているため、熱処理により不
純物注入領域２を拡散しても、少なくともトレンチ４の
深さまで拡散されないと横方向には拡散されない、この
ため、ソース・ドレイン間の実効チャネル長は、熱処理
にあまり依存しない０次に、第１図（Ｃ）に示した工程
で、全面に熱酸化またはＣＶＤ等により酸化１）！Ｉ６
を形成する０次に、第１図（ｄｌに示した工程で、酸化
膜６をエツチング処理し、トレンチ４の側壁にテーパー
状の酸化膜７を形成する０次に、第１図（６１に示した
工程で、酸化によりゲート酸化膜８を形成する１次に、
第１図ｆｆｌに示した工程で、トレンチ４の内側のゲー
ト酸化膜８の上方の一部にゲート電極９を形成する。こ
の後の工程は、図示しないが、全面に層間絶縁膜を形成
し、必要なコンタクトホールを形成し、Ｍ配線を形成し
全面に保護膜を形成して完成する。
この発明、以上の説明で明らかなように、ＭＯ３型半導
体装置において、不純物注入領域を分離する開口部を設
け、開口部の側壁にテーパー状のゲート酸化膜を設けた
ため、ドレイン近傍の電界集中を緩和し、表面ブレーク
ダウン耐性が向上するという効果を有する。また、ＭＯ
３型半導体装置の製造方法において、不純物注入領域を
分離する開口部を設けたため、熱処理により不純物注入
領域を拡散させる時、横方向の拡散を抑制できるた、拡
散によるソース・ドレイン間の実効チャネル長の縮少を
抑えることが可能となり微細化によるバンチスルー耐性
の劣化を抑制するという効果を有する。したがって、本
発明はＭＯ３型半導体装置０高耐圧化および微細化”を
可能としたものである。
体装置において、不純物注入領域を分離する開口部を設
け、開口部の側壁にテーパー状のゲート酸化膜を設けた
ため、ドレイン近傍の電界集中を緩和し、表面ブレーク
ダウン耐性が向上するという効果を有する。また、ＭＯ
３型半導体装置の製造方法において、不純物注入領域を
分離する開口部を設けたため、熱処理により不純物注入
領域を拡散させる時、横方向の拡散を抑制できるた、拡
散によるソース・ドレイン間の実効チャネル長の縮少を
抑えることが可能となり微細化によるバンチスルー耐性
の劣化を抑制するという効果を有する。したがって、本
発明はＭＯ３型半導体装置０高耐圧化および微細化”を
可能としたものである。
第１図ｆｆｌは本発明の半導体装置の断面図の一例、第
１図ｆａｔ〜ｆｆｌは本発明の半導体装置の製造方法の
工程順断面図の一例、第２図（Ｃ１は従来の半導体装置
の断面図、第２図＋ａｌ〜ｔｃ＋は従来の半導体装置の
製造工程順断面図である。 Ｐ型半導体基板 ｎ型不純物注入領域 層間絶縁膜 トレンチ ｎ型低濃度不純物領域 酸化膜 テーパー状の酸化膜 ゲート酸化膜 ゲート電極 １０・ ・ｎ型高濃度不純物領域 以 上
１図ｆａｔ〜ｆｆｌは本発明の半導体装置の製造方法の
工程順断面図の一例、第２図（Ｃ１は従来の半導体装置
の断面図、第２図＋ａｌ〜ｔｃ＋は従来の半導体装置の
製造工程順断面図である。 Ｐ型半導体基板 ｎ型不純物注入領域 層間絶縁膜 トレンチ ｎ型低濃度不純物領域 酸化膜 テーパー状の酸化膜 ゲート酸化膜 ゲート電極 １０・ ・ｎ型高濃度不純物領域 以 上
Claims (2)
- （１）半導体基板表面付近に、前記半導体基板と逆導電
型の高濃度不純物領域を設け、前記高濃度不純物領域上
に層間絶縁膜を設け、前記高濃度不純物領域を分離する
トレンチを設け、前記トレンチのサイドウォールに、ボ
トム付近が厚く表面付近が薄いテーパー状の絶縁膜を設
け、各々の前記高濃度不純物領域の下方に低不純物濃度
領域を設け、前記トレンチのボトム付近にゲート酸化膜
を設け、前記絶縁膜および前記ゲート酸化膜上の一部に
ゲート電極を設けたことを特徴とする半導体装置。 - （２）半導体基板表面付近に前記半導体基板と逆導電型
の拡散速度の異なる２種類の不純物をイオン注入し、不
純物注入領域を形成した後、前記不純物注入領域を被う
ように絶縁膜を形成する工程と、前記絶縁膜および前記
不純物注入、領域の一部を開口して前記半導体基板表面
を露出させた後、熱処理により前記不純物注入領域を拡
散させ、高濃度不純物領域および低濃度不純物領域を形
成する工程と、全面に酸化膜を形成する工程と、前記酸
化膜をエッチング処理し、前記開口部の側壁にテーパー
状の酸化膜を形成する工程と、酸化によりゲート酸化膜
を形成する工程と、前記開口部の中の前記ゲート酸化膜
上の一部にゲート電極を形成する工程を含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17242689A JPH0336766A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17242689A JPH0336766A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336766A true JPH0336766A (ja) | 1991-02-18 |
Family
ID=15941754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17242689A Pending JPH0336766A (ja) | 1989-07-04 | 1989-07-04 | 半導体装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336766A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
-
1989
- 1989-07-04 JP JP17242689A patent/JPH0336766A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998011610A1 (en) * | 1996-09-12 | 1998-03-19 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
| US5905285A (en) * | 1996-09-12 | 1999-05-18 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
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