JPH01191476A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01191476A JPH01191476A JP1474688A JP1474688A JPH01191476A JP H01191476 A JPH01191476 A JP H01191476A JP 1474688 A JP1474688 A JP 1474688A JP 1474688 A JP1474688 A JP 1474688A JP H01191476 A JPH01191476 A JP H01191476A
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- gate electrode
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- silicon substrate
- type silicon
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 22
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置に関し、特に絶縁ゲート型電界効果
トランジスタ（ＭＯＳ）ランジスタ）の高速動作を図っ
た半導体装置に関する。
トランジスタ（ＭＯＳ）ランジスタ）の高速動作を図っ
た半導体装置に関する。
一般に、ＭＯＳ）ランジスタを素子とする半導体装置で
は、素子の高速動作を図るためにＭＯＳトランジスタの
ソース、ドレイン拡散層の寄生容量を低減することが好
ましい。このため、従来のこの種の半導体装置では、第
３図に示すように例えばＰ型シリコン基板１に酸素のイ
オン注入より酸化層７Ｂを形成し、この上に成長させた
Ｐ型シリコン層ＩＡにＮ型拡散層からなるソース・ドレ
イン領域８を形成し、更にこの上にゲート酸化膜４を介
してゲート電極５を形成することによりＭＯＳトランジ
スタを構成している。
は、素子の高速動作を図るためにＭＯＳトランジスタの
ソース、ドレイン拡散層の寄生容量を低減することが好
ましい。このため、従来のこの種の半導体装置では、第
３図に示すように例えばＰ型シリコン基板１に酸素のイ
オン注入より酸化層７Ｂを形成し、この上に成長させた
Ｐ型シリコン層ＩＡにＮ型拡散層からなるソース・ドレ
イン領域８を形成し、更にこの上にゲート酸化膜４を介
してゲート電極５を形成することによりＭＯＳトランジ
スタを構成している。
この構成によれば、ソース・ドレイン領域８とＰ型シリ
コン基板１との間の接合容量を低減でき、素子の高速化
を図ることができる。
コン基板１との間の接合容量を低減でき、素子の高速化
を図ることができる。
上述した従来の半導体装置は、ＭＯＳトランジスタのソ
ース・ドレイン領域８を形成しているＰ型シリコン層Ｉ
Ａは酸化層７ＢによってＰ型シリコン基板１と絶縁され
ているために、フローティング状態にあり電気的に固定
することができなくなる。このため、ＭＯＳ）ランジス
タのしきい値電圧が変動し、回路動作が不安定になると
いう問題がある。
ース・ドレイン領域８を形成しているＰ型シリコン層Ｉ
Ａは酸化層７ＢによってＰ型シリコン基板１と絶縁され
ているために、フローティング状態にあり電気的に固定
することができなくなる。このため、ＭＯＳ）ランジス
タのしきい値電圧が変動し、回路動作が不安定になると
いう問題がある。
また酸化Ｊｉ７Ｂをゲート酸化膜、Ｐ型シリコン基板１
をゲート電極、Ｎ型拡散層８をソース・ドレインとした
寄生ＭＯＳトランジスタが形成され、これが導通するこ
とによるリーク電流が発生するという問題もある。
をゲート電極、Ｎ型拡散層８をソース・ドレインとした
寄生ＭＯＳトランジスタが形成され、これが導通するこ
とによるリーク電流が発生するという問題もある。
本発明は回路動作の安定化及びリーク電流の防止を図っ
た半導体装置を提供することを目的としている。
た半導体装置を提供することを目的としている。
本発明の半導体装置は、素子としてのＭＯＳトランジス
タを、一導電型の半導体基板上にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート電極の両側位置に
おいて前記半導体基板に形成された逆導電型のソース・
ドレイン領域と、このソース・ドレイン領域の底面部位
に前記ゲート電極と自己整合的に形成された絶縁層とで
構成している。
タを、一導電型の半導体基板上にゲート絶縁膜を介して
形成されたゲート電極と、前記ゲート電極の両側位置に
おいて前記半導体基板に形成された逆導電型のソース・
ドレイン領域と、このソース・ドレイン領域の底面部位
に前記ゲート電極と自己整合的に形成された絶縁層とで
構成している。
［作用］
上述した構成の半導体装置では、ゲート直下領域の一導
電型半導体層は半導体基板に連続して電気的に接続され
た状態となり、この半導体基板を通して電気的に固定す
ることが可能とされる。
電型半導体層は半導体基板に連続して電気的に接続され
た状態となり、この半導体基板を通して電気的に固定す
ることが可能とされる。
次に、本発明を図面を参照して説明する。
第１図（ａ）乃至第１図（ｃ）は本発明の第１実施例を
その製造工程に従って示す断面図であり、以下実施例構
造を工程順に説明する。
その製造工程に従って示す断面図であり、以下実施例構
造を工程順に説明する。
先ず、第１図（ａ）のように、Ｐ型シリコン基板１にＰ
＋型拡散層のチャネルストッパ２．フィールド酸化膜３
を形成し、活性領域を画成する。
＋型拡散層のチャネルストッパ２．フィールド酸化膜３
を形成し、活性領域を画成する。
この領域には、ゲート酸化膜４を３００人程成長し、そ
の上にＮ型のポリシリコンを成長し、フォトレジスト６
をマスクにした異方性ドライエッチによりポリシリコン
のゲート電極５を形成する。
の上にＮ型のポリシリコンを成長し、フォトレジスト６
をマスクにした異方性ドライエッチによりポリシリコン
のゲート電極５を形成する。
その後、加速エネルギ８０ＫｅＶ、ドーズ量ＩＸ １０
Ｉｓ／ｃｎ＋”で酸素をイオン注入する。フォトレジ
スト６を除去した後、窒素雰囲気中で１０００°Ｃ１１
０分のハロゲンランプによる熱処理をし、前記ゲート電
極５の直下以外の領域に酸化層７を形成する。
Ｉｓ／ｃｎ＋”で酸素をイオン注入する。フォトレジ
スト６を除去した後、窒素雰囲気中で１０００°Ｃ１１
０分のハロゲンランプによる熱処理をし、前記ゲート電
極５の直下以外の領域に酸化層７を形成する。
次いで、第１図（ｂ）のように、加速エネルギ８０Ｋｅ
Ｖ、ドーズ量３ Ｘ １０ ”７ｃｍ２でヒ素をイオン
注入し、９００°Ｃ１１時間の熱処理を行って前記酸化
Ｎ７の上にＮ型ソース・ドレイン領域８を形成する。
Ｖ、ドーズ量３ Ｘ １０ ”７ｃｍ２でヒ素をイオン
注入し、９００°Ｃ１１時間の熱処理を行って前記酸化
Ｎ７の上にＮ型ソース・ドレイン領域８を形成する。
更に、第１図（ｃ）のように、層間絶縁膜９を形成し、
コンタクト孔を通してシリコンを添加したアルミニウム
電極１０を形成して完成する。
コンタクト孔を通してシリコンを添加したアルミニウム
電極１０を形成して完成する。
この構成によれば、Ｎ型ソース・ドレイン領域８はその
下側に酸化層７が形成され、この下面においてＰ型シリ
コン基板１との直接的な接触が防止されているので、こ
の領域における接合容量を低減でき、素子の高速動作を
実現できる。また、このときゲート電極５直下のＰ壁領
域はＰ型シリコン基板１の一部で構成されるため、シリ
コン基板１を通して電気的な固定を行うことができ、し
きい値電圧を安定化することができる。また、この構成
では、寄生ＭＯ３）ランジスタが構成されることはなく
、リーク電流も生じない。
下側に酸化層７が形成され、この下面においてＰ型シリ
コン基板１との直接的な接触が防止されているので、こ
の領域における接合容量を低減でき、素子の高速動作を
実現できる。また、このときゲート電極５直下のＰ壁領
域はＰ型シリコン基板１の一部で構成されるため、シリ
コン基板１を通して電気的な固定を行うことができ、し
きい値電圧を安定化することができる。また、この構成
では、寄生ＭＯ３）ランジスタが構成されることはなく
、リーク電流も生じない。
なお、この実施例において、酸化層７を酸素のイオン注
入により形成しているが窒素のイオン注入により窒化層
として構成してもよい。また、酸素のイオン注入後、ハ
ロゲンランプによる熱処理を行っているが、電気炉によ
る熱処理を行ってもよい。
入により形成しているが窒素のイオン注入により窒化層
として構成してもよい。また、酸素のイオン注入後、ハ
ロゲンランプによる熱処理を行っているが、電気炉によ
る熱処理を行ってもよい。
第２図（ａ）乃至第２図（Ｃ）は本発明の第２実施例を
その工程順に示す断面図である。
その工程順に示す断面図である。
先ず、第２図（ａ）のように、Ｐ型シリコン基板１にＰ
型拡散層のチャネルストッパ２．フィールド酸化膜３を
形成し、活性領域を画成する。この活性領域にゲート酸
化膜４を形成し、その上にＮ型ポリシリコンを成長し、
フォトレジスト６をマスクにしてＮ型ポリシリコンをエ
ツチングし、ゲート電極５を形成する。
型拡散層のチャネルストッパ２．フィールド酸化膜３を
形成し、活性領域を画成する。この活性領域にゲート酸
化膜４を形成し、その上にＮ型ポリシリコンを成長し、
フォトレジスト６をマスクにしてＮ型ポリシリコンをエ
ツチングし、ゲート電極５を形成する。
引き続いて、前記フォトレジスト６をマスクにしてＰ型
シリコン基板１を０．５μｍ程エツチングして、ソース
・ドレイン領域に相当する箇所に溝１１を形成する。
シリコン基板１を０．５μｍ程エツチングして、ソース
・ドレイン領域に相当する箇所に溝１１を形成する。
次いで、第２図（ｂ）のように、ＣＶＤ法により全面に
酸化膜を成長し、フォトレジストを使用したエッチバッ
ク法により溝１１の底部以外の酸化膜を除去し、溝１１
の底部にのみ酸化層７Ａを０．３μｍ形成する。続いて
、ＣＶＤ法によりポリシリコンを成長し、フォトレジス
トを使用したエッチバック法により前記酸化層７Ａの上
辺外のポリシリコンを除去し、酸化層７Ａ上にのみポリ
シリコン層１２を０．２μｍ形成する。
酸化膜を成長し、フォトレジストを使用したエッチバッ
ク法により溝１１の底部以外の酸化膜を除去し、溝１１
の底部にのみ酸化層７Ａを０．３μｍ形成する。続いて
、ＣＶＤ法によりポリシリコンを成長し、フォトレジス
トを使用したエッチバック法により前記酸化層７Ａの上
辺外のポリシリコンを除去し、酸化層７Ａ上にのみポリ
シリコン層１２を０．２μｍ形成する。
しかる後、第２図（Ｃ）のように、加速エネルギ８０Ｋ
ｅＶ、 ドーズ量３ Ｘ １０ ”７ｃｍ２で前記ポ
リシリコン層１２にヒ素をイオン注入し、９００”Ｃ，
３０分の熱処理を行ってヒ素の一部をゲート電極５の直
下方向にまで拡散させた状態のＮ型拡散層からなるソー
ス・ドレイン領域８Ａを形成する。
ｅＶ、 ドーズ量３ Ｘ １０ ”７ｃｍ２で前記ポ
リシリコン層１２にヒ素をイオン注入し、９００”Ｃ，
３０分の熱処理を行ってヒ素の一部をゲート電極５の直
下方向にまで拡散させた状態のＮ型拡散層からなるソー
ス・ドレイン領域８Ａを形成する。
その後、層間絶縁膜９を形成し、シリコンを添加したア
ルミニウム電極１０を形成して完成する。
ルミニウム電極１０を形成して完成する。
この実施例では、酸化層７Ａの形成を低温で行う事がで
き、チャネルドープ等の不純物分布を変化させることな
く、またゲート酸化膜を劣化させることなく、高性能で
かつ高信頼性のＭＯＳトランジスタを得ることができる
。
き、チャネルドープ等の不純物分布を変化させることな
く、またゲート酸化膜を劣化させることなく、高性能で
かつ高信頼性のＭＯＳトランジスタを得ることができる
。
〔発明の効果］
以上説明したように本発明は、ソース・ドレイン領域の
底面部位にゲート電極と自己整合的に形成された絶縁層
を備えることにより、ソース・ドレイン領域における寄
生容量を低減して回路動作を高速にすることができるの
はもとより、ゲート電極下の半導体層には絶縁層が形成
されていないため、半導体基板を通して電位を固定する
ことができ、ＭＯＳトランジスタのしきい値電圧を安定
にし、安定した回路動作をさせることができる効果があ
る。
底面部位にゲート電極と自己整合的に形成された絶縁層
を備えることにより、ソース・ドレイン領域における寄
生容量を低減して回路動作を高速にすることができるの
はもとより、ゲート電極下の半導体層には絶縁層が形成
されていないため、半導体基板を通して電位を固定する
ことができ、ＭＯＳトランジスタのしきい値電圧を安定
にし、安定した回路動作をさせることができる効果があ
る。
また、絶縁層はゲート電極を用いた自己整合法により形
成しているため、余分な目合せや余裕を設けることがな
く、集積度を向上させることができる効果もある。
成しているため、余分な目合せや余裕を設けることがな
く、集積度を向上させることができる効果もある。
第１図（ａ）乃至第１図（Ｃ）は本発明の第１実施例を
工程順に示す断面図、第２図（ａ）乃至第２図（Ｃ）は
本発明の第２実施例を工程順に示す断面図、第３図は従
来構造の断面図である。 １・・・Ｐ型シリコン基板、ＩＡ・・・Ｐ型シリコン層
、２・・・チャネルストッパ、３・・・フィールド酸化
膜、４・・・ゲート酸化膜、５・・・ゲート電極、６・
・・フォトレジスト、７．７Ａ、７Ｂ・・・酸化層、８
，８Ａ・・・ソース・ドレイン領域、９・・・層間絶縁
膜、１０・・・アルミニウム電極、１１・・・溝、１２
・・・ポリシリコン。 第２図
工程順に示す断面図、第２図（ａ）乃至第２図（Ｃ）は
本発明の第２実施例を工程順に示す断面図、第３図は従
来構造の断面図である。 １・・・Ｐ型シリコン基板、ＩＡ・・・Ｐ型シリコン層
、２・・・チャネルストッパ、３・・・フィールド酸化
膜、４・・・ゲート酸化膜、５・・・ゲート電極、６・
・・フォトレジスト、７．７Ａ、７Ｂ・・・酸化層、８
，８Ａ・・・ソース・ドレイン領域、９・・・層間絶縁
膜、１０・・・アルミニウム電極、１１・・・溝、１２
・・・ポリシリコン。 第２図
Claims (1)
- １、一導電型の半導体基板上にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極の両側位置にお
いて前記半導体基板に形成された逆導電型のソース・ド
レイン領域と、このソース・ドレイン領域の底面部位に
前記ゲート電極と自己整合的に形成された絶縁層とで構
成した絶縁ゲート型電界効果トランジスタを備えること
を特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1474688A JPH01191476A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1474688A JPH01191476A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01191476A true JPH01191476A (ja) | 1989-08-01 |
Family
ID=11869678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1474688A Pending JPH01191476A (ja) | 1988-01-27 | 1988-01-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01191476A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133142A (ja) * | 1989-10-19 | 1991-06-06 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
| JPH0897231A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| JP2013254793A (ja) * | 2012-06-05 | 2013-12-19 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
-
1988
- 1988-01-27 JP JP1474688A patent/JPH01191476A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03133142A (ja) * | 1989-10-19 | 1991-06-06 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
| JPH0897231A (ja) * | 1994-09-28 | 1996-04-12 | Nec Corp | 半導体装置の製造方法 |
| JP2013254793A (ja) * | 2012-06-05 | 2013-12-19 | Fujitsu Semiconductor Ltd | 半導体装置およびその製造方法 |
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