JPH0336815A - ダイオードスイッチ回路 - Google Patents
ダイオードスイッチ回路Info
- Publication number
- JPH0336815A JPH0336815A JP17262489A JP17262489A JPH0336815A JP H0336815 A JPH0336815 A JP H0336815A JP 17262489 A JP17262489 A JP 17262489A JP 17262489 A JP17262489 A JP 17262489A JP H0336815 A JPH0336815 A JP H0336815A
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- JP
- Japan
- Prior art keywords
- diode
- resistor
- whose
- anode
- capacitor
- Prior art date
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイオードスイッチ回路、特に、高周波帯の電
気通信機などに使用されるダイオードスイッチ回路に関
する。
気通信機などに使用されるダイオードスイッチ回路に関
する。
次に従来のダイオードスイッチ回路について図面を参照
して詳細に説明する。
して詳細に説明する。
第３図は従来のダイオードスイッチ回路の一例を示す回
路図である。
路図である。
第３図に示すダイオードスイッチ回路は（八〉入力端子
１に一端が接続された第１のキャパシタＣ１、 （Ｂ＞キャパシタＣ１の他端に一端が接続された第１の
レジスタＲ１、 （Ｃ）キャパシタＣ１の他端にカソードが接続された第
１のダイオードＤ１、 〈ｌ））キャパシタＣ１の他端にカソードが接続された
第２のダイオードＤ２、 （Ｅ）キャパシタＣ１の他端に一端が接続された第２の
レジスタＲ２、 （Ｆ）第１の制御端子３とダイオードＤ２のアノードと
レジスタＲ２の他端に一端が接続され、接地電圧源に他
端が接続された第３のキャパシタＣ３、 （Ｇ）レジスタＲ１の他端とダイオードＤ１のアノード
に一端が接続され、出力端子２に他端が接続された第２
のキャパシタＣ２、 （Ｈ）ダイオード回路のアノードにアノードが接続され
た第３のダイオードＤ３、 （Ｉ）ダイオードＤ１のアノードに一端が接続された第
３のレジスタＲ３、 （Ｊ）第２の制御端子４とダイオードＤ３のカソードと
レジスタＲ３の他端に一端が接続され、前記接地電圧源
に他端が接続された第４のキャパシタＣ４、 とを含んで構成される。
１に一端が接続された第１のキャパシタＣ１、 （Ｂ＞キャパシタＣ１の他端に一端が接続された第１の
レジスタＲ１、 （Ｃ）キャパシタＣ１の他端にカソードが接続された第
１のダイオードＤ１、 〈ｌ））キャパシタＣ１の他端にカソードが接続された
第２のダイオードＤ２、 （Ｅ）キャパシタＣ１の他端に一端が接続された第２の
レジスタＲ２、 （Ｆ）第１の制御端子３とダイオードＤ２のアノードと
レジスタＲ２の他端に一端が接続され、接地電圧源に他
端が接続された第３のキャパシタＣ３、 （Ｇ）レジスタＲ１の他端とダイオードＤ１のアノード
に一端が接続され、出力端子２に他端が接続された第２
のキャパシタＣ２、 （Ｈ）ダイオード回路のアノードにアノードが接続され
た第３のダイオードＤ３、 （Ｉ）ダイオードＤ１のアノードに一端が接続された第
３のレジスタＲ３、 （Ｊ）第２の制御端子４とダイオードＤ３のカソードと
レジスタＲ３の他端に一端が接続され、前記接地電圧源
に他端が接続された第４のキャパシタＣ４、 とを含んで構成される。
制御端子２にプラス、制御端子４にマイナス電圧が印加
されると、ダイオードＤ２．Ｄ３はＯＮ、ダイオードＤ
１はＯＦＦとなり、電流はレジスタＲ１を通り、このダ
イオード回路はＯＦＦとなる。この時の等価回路は第４
図のようになり、入力端子１から見たインピーダンスは
零（ショート）となる。
されると、ダイオードＤ２．Ｄ３はＯＮ、ダイオードＤ
１はＯＦＦとなり、電流はレジスタＲ１を通り、このダ
イオード回路はＯＦＦとなる。この時の等価回路は第４
図のようになり、入力端子１から見たインピーダンスは
零（ショート）となる。
上述した従来のダイオードスイッチ回路は、スイッチＯ
ＦＦ時にインピーダンス整合を取ることができないので
、信号の反射を生じるという欠点が、あった。
ＦＦ時にインピーダンス整合を取ることができないので
、信号の反射を生じるという欠点が、あった。
本発明のダイオ、−ドスイッチ回路は、（＾〉入力端子
に一端が接続された第１のキャパシタ、 （Ｂ）前記第１のキャパシタの他端に、一端が接続され
た第１のレジスタ、 （Ｃ）前記第１のキャパシタの他端にカソード（または
アノード）が接続された第１のダイオード （Ｄ）前記第１のキャパシタの他端にカソード（または
アノード）が接続された第２のダイオード、 （Ｅ）前記第１のキャパシタの他端に一端が接続された
第２のレジスタ、 （Ｆ）第１の制御端子と前記第２のレジスタの他端に一
端が接続され、接地電圧源に他端が接続された第３のキ
ャパシタ、 （Ｇ）前記第１のレジスタの他端と前記第１のダイオー
ドのアノード（またはカソード〉に一端が接続され、出
力端子に他端が接続された第２のキャパシタ、 （Ｈ）前記第１のダイオードのアノード（またはカソー
ド〉にアノード（またはカソード〉が接続された第３の
ダイオード、 （Ｉ）前記第１のダイオードのアノード（またはカソー
ド）に一端が接続された第３のレジスタ、（Ｊ）第２の
制＃端子と前記第３のダイオードのカソード（またはア
ノード〉と前記第３のレジスタの他端に一端が接続され
、前記接地電圧源に他端が接続された第４のキャパシタ
、 （Ｋ）前記第２のダイオードのアノード（または力ソー
ド〉に一端が接続され、前記第１の制御端子に他端が接
続された第４のレジスタ、とを含んで構成される。
に一端が接続された第１のキャパシタ、 （Ｂ）前記第１のキャパシタの他端に、一端が接続され
た第１のレジスタ、 （Ｃ）前記第１のキャパシタの他端にカソード（または
アノード）が接続された第１のダイオード （Ｄ）前記第１のキャパシタの他端にカソード（または
アノード）が接続された第２のダイオード、 （Ｅ）前記第１のキャパシタの他端に一端が接続された
第２のレジスタ、 （Ｆ）第１の制御端子と前記第２のレジスタの他端に一
端が接続され、接地電圧源に他端が接続された第３のキ
ャパシタ、 （Ｇ）前記第１のレジスタの他端と前記第１のダイオー
ドのアノード（またはカソード〉に一端が接続され、出
力端子に他端が接続された第２のキャパシタ、 （Ｈ）前記第１のダイオードのアノード（またはカソー
ド〉にアノード（またはカソード〉が接続された第３の
ダイオード、 （Ｉ）前記第１のダイオードのアノード（またはカソー
ド）に一端が接続された第３のレジスタ、（Ｊ）第２の
制＃端子と前記第３のダイオードのカソード（またはア
ノード〉と前記第３のレジスタの他端に一端が接続され
、前記接地電圧源に他端が接続された第４のキャパシタ
、 （Ｋ）前記第２のダイオードのアノード（または力ソー
ド〉に一端が接続され、前記第１の制御端子に他端が接
続された第４のレジスタ、とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である。
第１図に示すダイオードスイッチ回路は、（＾）入力端
子１に一端が接続された第１のキャパシタＣ１、 （Ｂ）キャパシタＣ１の他端に一端が接続された第１の
レジスタＲ１、 （Ｃ）キャパシタＣ１の他端にカソードが接続された第
１のダイオードＤ１、 （Ｄ）キャパシタＣ１の他端にカソードが接続された第
２のダイオードＤ２、 （Ｅ）キャパシタＣ１の他端に一端が接続された第２の
レジスタＲ２、 （Ｆ）第１の制御端子３とレジスタＲ２の他端に一端が
接続され、接地電圧源に他端が接続された第３のキャパ
シタＣ３、 （Ｇ）レジスタＲ１の他端とダイオードＤ１のアノード
に一端が接続され、出力端子２に他端が接続された第２
のキャパシタＣ２、 （Ｈ）ダイオードＤＩのアノードにアノードが接続され
た第３のダイオードＤ３、 （Ｉ）ダイオードＤ１のアノードに一端が接続された第
３のレジスタＲ３、 （Ｊ）第２の制御端子４とダイオードＤ３のカソードと
レジスタＲ３の他端に一端が接続され、前記接地電圧源
に他端が接続された第４のキャパシタＣ４、 （Ｋ）ダイオードＤ２のアノードに一端が接続され、制
御端子３に他端が接続された第４のレジスタＲ４、 とを含んで構成される。
子１に一端が接続された第１のキャパシタＣ１、 （Ｂ）キャパシタＣ１の他端に一端が接続された第１の
レジスタＲ１、 （Ｃ）キャパシタＣ１の他端にカソードが接続された第
１のダイオードＤ１、 （Ｄ）キャパシタＣ１の他端にカソードが接続された第
２のダイオードＤ２、 （Ｅ）キャパシタＣ１の他端に一端が接続された第２の
レジスタＲ２、 （Ｆ）第１の制御端子３とレジスタＲ２の他端に一端が
接続され、接地電圧源に他端が接続された第３のキャパ
シタＣ３、 （Ｇ）レジスタＲ１の他端とダイオードＤ１のアノード
に一端が接続され、出力端子２に他端が接続された第２
のキャパシタＣ２、 （Ｈ）ダイオードＤＩのアノードにアノードが接続され
た第３のダイオードＤ３、 （Ｉ）ダイオードＤ１のアノードに一端が接続された第
３のレジスタＲ３、 （Ｊ）第２の制御端子４とダイオードＤ３のカソードと
レジスタＲ３の他端に一端が接続され、前記接地電圧源
に他端が接続された第４のキャパシタＣ４、 （Ｋ）ダイオードＤ２のアノードに一端が接続され、制
御端子３に他端が接続された第４のレジスタＲ４、 とを含んで構成される。
第１図に示すダイオードスイッチ回路の等価回路は、第
２図のようになりレジスタＲ２，Ｒ１の抵抗値をレジス
タＲ４より充分大きく取れば、入力端子１から見たイン
ピーダンスはレジスタＲ４により終端されていることに
なり、信号の反射および損失変動は生じない。
２図のようになりレジスタＲ２，Ｒ１の抵抗値をレジス
タＲ４より充分大きく取れば、入力端子１から見たイン
ピーダンスはレジスタＲ４により終端されていることに
なり、信号の反射および損失変動は生じない。
本回路を７５Ω系の信号回路に適用した場合、ダイオー
ドＤ１のＯＦＦ時のインピーダンスは数に〜数１０にΩ
になるので、レジスタＲ４を７５Ω前後に選定しておけ
ば、それで整合には充分となる。
ドＤ１のＯＦＦ時のインピーダンスは数に〜数１０にΩ
になるので、レジスタＲ４を７５Ω前後に選定しておけ
ば、それで整合には充分となる。
なお、ダイオードＤ１〜Ｄ３のアノード側とカソード側
を反転させてもよい。
を反転させてもよい。
本発明のダイオードスイッチ回路は、スイッチＯＦＦ時
において、定インピーダンスを保持し、信号の反射、損
失変動を生じないいう効果がある。
において、定インピーダンスを保持し、信号の反射、損
失変動を生じないいう効果がある。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の等価回路、第３図は従来の一例を示す回路図、第４
図は第３図の等価回路である。 １・・・・・・入力端子、２・・・・・・出力端子、３
．４・・・・・・制御端子、 Ｃ１〜Ｃ４・・・・・・キャパシタ、Ｄ１〜Ｄ３・・・
・・・ダイオード、Ｒ１〜Ｒ４レジスタ。
図の等価回路、第３図は従来の一例を示す回路図、第４
図は第３図の等価回路である。 １・・・・・・入力端子、２・・・・・・出力端子、３
．４・・・・・・制御端子、 Ｃ１〜Ｃ４・・・・・・キャパシタ、Ｄ１〜Ｄ３・・・
・・・ダイオード、Ｒ１〜Ｒ４レジスタ。
Claims (1)
- 【特許請求の範囲】 （Ａ）入力端子に一端が接続された第１のキャパシタ、 （Ｂ）前記第１のキャパシタの他端に、一端が接続され
た第１のレジスタ、 （Ｃ）前記第１のキャパシタの他端にカソード（または
アノード）が接続された第１のダイオード、 （Ｄ）前記第１のキャパシタの他端にカソード（または
アノード）が接続された第２のダイオード、 （Ｅ）前記第１のキャパシタの他端に一端が接続された
第２のレジスタ、 （Ｆ）第１の制御端子と前記第２のレジスタの他端に一
端が接続され、接地電圧源に他端が接続された第３のキ
ャパシタ、 （Ｇ）前記第１のレジスタの他端と前記第１のダイオー
ドのアノード（またはカソード）に一端が接続され、出
力端子に他端が接続された第２のキャパシタ、 （Ｈ）前記第１のダイオードのアノード（またはカソー
ド）にアノード（またはカソード）が接続された第３の
ダイオード、 （Ｉ）前記第１のダイオードのアノード（またはカソー
ド）に一端が接続された第３のレジスタ、（Ｊ）第２の
制御端子と前記第３のダイオードのカソード（またはア
ノード）と前記第３のレジスタの他端に一端が接続され
、前記接地電圧源に他端が接続された第４のキャパシタ
、 （Ｋ）前記第２のダイオードのアノード（またはカソー
ド）に一端が接続され、前記第１の制御端子に他端が接
続された第４のレジスタ、 とを含むことを特徴とするダイオードスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262489A JPH0336815A (ja) | 1989-07-03 | 1989-07-03 | ダイオードスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17262489A JPH0336815A (ja) | 1989-07-03 | 1989-07-03 | ダイオードスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0336815A true JPH0336815A (ja) | 1991-02-18 |
Family
ID=15945328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17262489A Pending JPH0336815A (ja) | 1989-07-03 | 1989-07-03 | ダイオードスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0336815A (ja) |
-
1989
- 1989-07-03 JP JP17262489A patent/JPH0336815A/ja active Pending
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