JPH0337717A - 演算回路 - Google Patents
演算回路Info
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- JPH0337717A JPH0337717A JP17187089A JP17187089A JPH0337717A JP H0337717 A JPH0337717 A JP H0337717A JP 17187089 A JP17187089 A JP 17187089A JP 17187089 A JP17187089 A JP 17187089A JP H0337717 A JPH0337717 A JP H0337717A
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- Japan
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- arithmetic
- carry
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- units
- signal
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- 230000005856 abnormality Effects 0.000 abstract description 7
- 230000009977 dual effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000010365 information processing Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 241000030538 Thecla Species 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に使用される演算回路に関する。
従来、この種の演算回路は、故障による出力データ不正
を防ぐため、演算回路の２重化手段。
を防ぐため、演算回路の２重化手段。
もしくは、入力データとそのパリティから出力値のパリ
ティを予測するパリティ予測手段が用いられる。
ティを予測するパリティ予測手段が用いられる。
演算回路の２重化手段は同一演算回路を２系列持ち、同
一入力データを与え、その出力結果を比較、一致するか
どうかチエツクする。
一入力データを与え、その出力結果を比較、一致するか
どうかチエツクする。
パリティ予測手段は、入力データとそのパリティ及び演
算機能エリ、出力結果のパリティに予測出力し、演算結
果エリ生成したパリティと比較して演算器に異常がない
か否かをチエツクする方法である。
算機能エリ、出力結果のパリティに予測出力し、演算結
果エリ生成したパリティと比較して演算器に異常がない
か否かをチエツクする方法である。
しかし、上述した従来の２つの手段は共に大きなハード
ウェア量を必要とするという欠点がアシ、ハードウェア
量が制約される小型コンピュータ等では現実的には採用
していないことが多い。又、パリティ・予測手段は２重
化よりもハードウェア量は少ないものの、パリティのみ
チエツク対象となるため、２ビットエラー等が検出でき
ないという課題がある。
ウェア量を必要とするという欠点がアシ、ハードウェア
量が制約される小型コンピュータ等では現実的には採用
していないことが多い。又、パリティ・予測手段は２重
化よりもハードウェア量は少ないものの、パリティのみ
チエツク対象となるため、２ビットエラー等が検出でき
ないという課題がある。
本発明は従来のもののこのような課題を解決しようとす
るもので、少ないハードウェア量で故障チエツクのでき
る演算回路を提供するものである。
るもので、少ないハードウェア量で故障チエツクのでき
る演算回路を提供するものである。
本第１の発明の演算回路は、数ビット単位の演算を行う
複数の演算器と該６演算器のキャリイン信号を各演算器
の桁上げ情報より生成する桁上げ先見回路を有する演算
回路において、前記桁上げ先見回路を２組備え、該２つ
の桁上げ先見回路の出力値を比較する手段と、前記演算
器の入力ビット数分の乱数とキャリイン信号を生成する
乱数発生回路と、前記演算回路を使用する演算命令か否
か全判断する命令デコード手段と、該デコード手段の指
示により前記各演算器に前記乱数発生回路が生成したテ
ストデータとキャリイン信号を選択する選択回路および
前記各演算器の出力結果を比較する比較手段を含んで構
成される。
複数の演算器と該６演算器のキャリイン信号を各演算器
の桁上げ情報より生成する桁上げ先見回路を有する演算
回路において、前記桁上げ先見回路を２組備え、該２つ
の桁上げ先見回路の出力値を比較する手段と、前記演算
器の入力ビット数分の乱数とキャリイン信号を生成する
乱数発生回路と、前記演算回路を使用する演算命令か否
か全判断する命令デコード手段と、該デコード手段の指
示により前記各演算器に前記乱数発生回路が生成したテ
ストデータとキャリイン信号を選択する選択回路および
前記各演算器の出力結果を比較する比較手段を含んで構
成される。
また２本第２の発明の演算回路は、数ビット単位の演算
を行う複数の演算器と該６演算器のキャリイン信号を前
記各演算器の桁上げ情報より生成する桁上げ先見回路か
らなる演算回路において、前記桁上げ先見回路を２組備
え、該２つの各桁上げ先見回路の出力値を比較する手段
と、前記各演算器のテスト用入力データとキャリイン信
号を格納するＲＯＭと、前記演算回路を使用する演算命
令か否かを判断する命令デコード手段と、該デコード手
段の指示によりカウント動作するＲＯＭのアドレスカウ
ンタと、前記各演算器毎に前記ＲＯＭに格納されている
テスト用データとキャリイン信号を選択する選択回路お
よび前記各演算器の出力結果を比較する比較手段金言ん
で構成される。
を行う複数の演算器と該６演算器のキャリイン信号を前
記各演算器の桁上げ情報より生成する桁上げ先見回路か
らなる演算回路において、前記桁上げ先見回路を２組備
え、該２つの各桁上げ先見回路の出力値を比較する手段
と、前記各演算器のテスト用入力データとキャリイン信
号を格納するＲＯＭと、前記演算回路を使用する演算命
令か否かを判断する命令デコード手段と、該デコード手
段の指示によりカウント動作するＲＯＭのアドレスカウ
ンタと、前記各演算器毎に前記ＲＯＭに格納されている
テスト用データとキャリイン信号を選択する選択回路お
よび前記各演算器の出力結果を比較する比較手段金言ん
で構成される。
次に１本発明について図面を参照して説明する。
第１図は本第１の発明の一実施例の構成図である。本演
算回路は、制御記憶回路（図中省略）に記憶されている
マイクロ命令に基づき、Ｘ（０：１６）とＹ（０：１６
）のデータを演算（例えば加算）Ｌ、ｚ（０：１６）に
出力する１６ビット演算回路である。
算回路は、制御記憶回路（図中省略）に記憶されている
マイクロ命令に基づき、Ｘ（０：１６）とＹ（０：１６
）のデータを演算（例えば加算）Ｌ、ｚ（０：１６）に
出力する１６ビット演算回路である。
この１６ビット演算器は４ビットのＡＬＵ １ａ。
ｌｂ、１ｃ、ｉａと、各ＡＩ、Ｈの下位からのキャリイ
ンデータ金各ビットＡＬＵ内の桁上げ生成関数信号Ｇｌ
（ｔ＝ｏ〜３）と１桁上げ伝播関数信号Ｐ工で生成する
桁上げ先見回路（キャリ・ルック・アヘッド回路（以下
／ＣＩ、Ａと略す。）２ａ。
ンデータ金各ビットＡＬＵ内の桁上げ生成関数信号Ｇｌ
（ｔ＝ｏ〜３）と１桁上げ伝播関数信号Ｐ工で生成する
桁上げ先見回路（キャリ・ルック・アヘッド回路（以下
／ＣＩ、Ａと略す。）２ａ。
ノ
２ｂからなる。ＣＬＡ２ａ、２ｂは同一回路で。
ＣＬＡ２ａとＣ！ＬＡ２ｂの出力値はコンパレータ７で
比較チエツクされる。
比較チエツクされる。
命令デコーダ６は実行するマイクロ命令か演算回路を使
用するか否かを判断するデコーダで。
用するか否かを判断するデコーダで。
演算命令でないとき”１”ｉ信号線３１に供給する。乱
数発生回路４はテスト用データを各演算器入力弁、各４
ビットとキャリインデータ１ビット計９ビットを生成す
る。
数発生回路４はテスト用データを各演算器入力弁、各４
ビットとキャリインデータ１ビット計９ビットを生成す
る。
セレクタ５ａ＋５ｂ＋５ｃ＋５ｄ、５ｃ＋５ｃｔ５ｇ＋
５ｈはＡＬＵ Ｉａ、ｌｂ、１ｃ、Ｉｄの入力信号セレ
クタで、信号線５１が＠０”のときｘ（０：１６）、Ｙ
（０：１（Ｓ）を４ビット単位に分割し各ＡＬＵへ、１
”のとき乱数発生回路４が生成した値を各ＡＬＩＵに供
給する。
５ｈはＡＬＵ Ｉａ、ｌｂ、１ｃ、Ｉｄの入力信号セレ
クタで、信号線５１が＠０”のときｘ（０：１６）、Ｙ
（０：１（Ｓ）を４ビット単位に分割し各ＡＬＵへ、１
”のとき乱数発生回路４が生成した値を各ＡＬＩＵに供
給する。
コンパレータ６ａは、信号線６１が”１”のときＡＬＵ
１ａの出力信号Ｚ（０：４）とＡＬＵｌｂの出力信号
Ｚ（４：４）ｔ−比較チエツクし。
１ａの出力信号Ｚ（０：４）とＡＬＵｌｂの出力信号
Ｚ（４：４）ｔ−比較チエツクし。
１［にコノパレータ６ｂは信号線３１が”１″のとき、
ＡＬＵ Ｉｃの出力信号ｚ（８：４）とＡＬＵ １ａ
の出力信号ｚ（１２：４）ｅ比較チエツクする。セレク
タ８ａ、８ｂ、８ｃは信号線ろ１が”０″のときＣＬＡ
２ａが生成したキャリインデータを、信号線３１が“
１”のとき乱数発生回路４が生成したテスト用キャリイ
ンデータを各ＡＬＵに選択供給する。ゲート９は信号線
３１が′１″のとき、同様にテスト用キャリインデータ
を供給するＡＮＤゲートである。
ＡＬＵ Ｉｃの出力信号ｚ（８：４）とＡＬＵ １ａ
の出力信号ｚ（１２：４）ｅ比較チエツクする。セレク
タ８ａ、８ｂ、８ｃは信号線ろ１が”０″のときＣＬＡ
２ａが生成したキャリインデータを、信号線３１が“
１”のとき乱数発生回路４が生成したテスト用キャリイ
ンデータを各ＡＬＵに選択供給する。ゲート９は信号線
３１が′１″のとき、同様にテスト用キャリインデータ
を供給するＡＮＤゲートである。
次に本演算器の動作を説明する。
マイクロ命令が演算命令の場合、デコーダ６の出力信号
５１が０″となる。各入力セレクタ５ａ＋５ｂ、５ｃ＋
５ａ、５ｅ、５ｆｔ５ｇ＋５ｈ号Ｐｉよりキャリイン信
号ｃｏ ＋ ｃ、 ｌ Ｃ２がＣＬＡ２ａが生成、キャ
リインデータと入力データに工り、演算結果ｚ（ｏ ：
ｉｂ）が算出される。
５１が０″となる。各入力セレクタ５ａ＋５ｂ、５ｃ＋
５ａ、５ｅ、５ｆｔ５ｇ＋５ｈ号Ｐｉよりキャリイン信
号ｃｏ ＋ ｃ、 ｌ Ｃ２がＣＬＡ２ａが生成、キャ
リインデータと入力データに工り、演算結果ｚ（ｏ ：
ｉｂ）が算出される。
同時に、ＣＬＡ Ｚａと２ｂの値がコンパレータで比較
され異常がないかチエツクされる。
され異常がないかチエツクされる。
マイクロ命令が演算命令でない場合、デコーダ３の出力
信号３１が”１”となる。各ＡＬＵは乱数発生回路４が
生成した乱数を入力し演算を行う。故障がなげれば同一
出力結果が算出される。コンパレータ６ａ、６ｂは、Ａ
ＬＵ Ｉａと１ｂの出力結果およびＡＬＵＩＣと１ｄの
出力結果を比較し、異常がないかチエツクする。
信号３１が”１”となる。各ＡＬＵは乱数発生回路４が
生成した乱数を入力し演算を行う。故障がなげれば同一
出力結果が算出される。コンパレータ６ａ、６ｂは、Ａ
ＬＵ Ｉａと１ｂの出力結果およびＡＬＵＩＣと１ｄの
出力結果を比較し、異常がないかチエツクする。
第２図は本第２の発明の一実施例の構成図で。
第１図と同一符号は同一構成要素を示している。
以下第１図で説明していない部分について説明する。
セレクタ５ａ、５ｂ、５ｃ＋５ｃｔ、５ｅ、５ｆ。
５ｇ、５ｈはＡＬＵｌａ、１ｂ、ＩＣ，１ｄの入力デー
タセレクタで、信号線６１が０”のときＸ（０：１６）
、Ｙ（０：１６）を４ビット単位に分割しＡＬＵへ供給
し、”１”のときＲＯＭ１０の出力データを各ＡＬＵに
供給する。
タセレクタで、信号線６１が０”のときＸ（０：１６）
、Ｙ（０：１６）を４ビット単位に分割しＡＬＵへ供給
し、”１”のときＲＯＭ１０の出力データを各ＡＬＵに
供給する。
門
ＲＯ呑１０は９ビット巾、１６フードの構成の読出し専
用メモリで、ＡＬＵの故障を検出するに適する第３図の
ようなテストデータを格納している。ＲＯＭ１０のアド
レスはアドレスカウンタ１１で示される。このカウンタ
ー１は信号線３１が１”のとき、サイクル毎にカウント
アツプ動作をする４ビット巾のカウンタである。
用メモリで、ＡＬＵの故障を検出するに適する第３図の
ようなテストデータを格納している。ＲＯＭ１０のアド
レスはアドレスカウンタ１１で示される。このカウンタ
ー１は信号線３１が１”のとき、サイクル毎にカウント
アツプ動作をする４ビット巾のカウンタである。
セレクタ８ａ、８ｂ、８ｃはＡＬＵ １ａ、ｉｂ。
１Ｃのキャリイン入力ｃｏ、Ｃ１，Ｃ２にキャリインデ
ータを供給するセレクタで、信号線３１が０”のとき、
ＣＬＡ２ａが生成したキャリインデータを、信号線３１
が”１”のときＲＯＭ１０が出力するキャリインデータ
を選択供給する。ゲート９は信号線３１が”１“のとき
２同様にＡＬＵ １ｄにＲＯＭ １０のキャリインデー
タを供給する。
ータを供給するセレクタで、信号線３１が０”のとき、
ＣＬＡ２ａが生成したキャリインデータを、信号線３１
が”１”のときＲＯＭ１０が出力するキャリインデータ
を選択供給する。ゲート９は信号線３１が”１“のとき
２同様にＡＬＵ １ｄにＲＯＭ １０のキャリインデー
タを供給する。
次に本発明の演算回路の動作を説明する。
マイクロ命令が演算命令の場合、デコーダ乙の出力信号
３１が１０”となる。各セレクタ５ａ、５ｂ、５ｃ、５
ａ、５ｅ、５ｔ’、５ｇ、５ｈはそれぞれｘ（０：１６
）、ｙ’（０：１６）を選択出力し、各ＡＬＵの桁上げ
生成関数信号Ｇ１および桁上げ伝播信号Ｐｌよりキャリ
イン信号ＣＯ＋ Ｃ１＋０２ｉＣＬＡ２ａが生成、キャ
リインデータと入力データより演算結果Ｚ（０：１６）
が算出される。同時に０ＬＡ２ａと２ｂの値がコンパレ
ータ７で比較され異常がないかチエツクされる。
３１が１０”となる。各セレクタ５ａ、５ｂ、５ｃ、５
ａ、５ｅ、５ｔ’、５ｇ、５ｈはそれぞれｘ（０：１６
）、ｙ’（０：１６）を選択出力し、各ＡＬＵの桁上げ
生成関数信号Ｇ１および桁上げ伝播信号Ｐｌよりキャリ
イン信号ＣＯ＋ Ｃ１＋０２ｉＣＬＡ２ａが生成、キャ
リインデータと入力データより演算結果Ｚ（０：１６）
が算出される。同時に０ＬＡ２ａと２ｂの値がコンパレ
ータ７で比較され異常がないかチエツクされる。
マイクロ命令が演算命令でない場合、デコーダ６の出力
信号６１が”１″となり、セレクタ５ａ＋５ｂ＋５ｃ、
５ｄ、５ｅ、！！、５ｇ、５ｈがそれぞれ信号線３１の
指示に従いカウントアップしたカウンタ１１のアドレス
に格納されているＲＯＭ１０のデータを各ＡＬＵへ選択
供給する。同様に各ＡＬＵのキャリイン信号は、ＲＯＭ
１０のデータが選択供給され、各ＡＬＵは同一の入力デ
ータにょう同一の演算結果を出力する。
信号６１が”１″となり、セレクタ５ａ＋５ｂ＋５ｃ、
５ｄ、５ｅ、！！、５ｇ、５ｈがそれぞれ信号線３１の
指示に従いカウントアップしたカウンタ１１のアドレス
に格納されているＲＯＭ１０のデータを各ＡＬＵへ選択
供給する。同様に各ＡＬＵのキャリイン信号は、ＲＯＭ
１０のデータが選択供給され、各ＡＬＵは同一の入力デ
ータにょう同一の演算結果を出力する。
コンパレータ６ａ、６ｂはＡＬＵｌａとｉｂ。
１ｃと１ｄを比較チエツクし、各ＡＬＵに異常がないか
チエツクする。
チエツクする。
テストするデータは演算命令でない場合、サイクル毎に
変化し、故障検出に適したデータが与えられるため、Ａ
ＬＵの異常がすぐに検出出来る。
変化し、故障検出に適したデータが与えられるため、Ａ
ＬＵの異常がすぐに検出出来る。
以上説明したように９本第１の発明は、ＣＬＡのみ２重
化しその結果をチエツクすると共に。
化しその結果をチエツクすると共に。
演算を行わないマイクロ命令′実行時各４ビットＡＬＵ
の入力にそれぞれ同じ乱数を入力し、その結果を４ビッ
トＡＬＵ同志で比較チエツクすることにより、また本第
２の発明はＯＤＡのみ２重化し、その結果をチエツクす
るとともに４ビット単位のＡＬＵをテストするデータを
格納したＲＯＭ’ｉ備え、演算命令でないとき各ＡＩ。
の入力にそれぞれ同じ乱数を入力し、その結果を４ビッ
トＡＬＵ同志で比較チエツクすることにより、また本第
２の発明はＯＤＡのみ２重化し、その結果をチエツクす
るとともに４ビット単位のＡＬＵをテストするデータを
格納したＲＯＭ’ｉ備え、演算命令でないとき各ＡＩ。
Ｕに同一のテストデータを与え、その結果を比較するこ
とで演算回路を完全２重化した場合や。
とで演算回路を完全２重化した場合や。
パリティ予測回路を用意より少ないＨｗ量で演算回路の
故障チエツクが出き、情報処理装置の信頼度を高める効
果がある。
故障チエツクが出き、情報処理装置の信頼度を高める効
果がある。
第１図と第２図は本第１と第２の発明の一実施例のブロ
ック図、第３図は第２図中のＲＯＭに格納した一例のパ
ターン図を示す。 記号の説明： １ａ、１ｂ、 １ｃ、ｔａ−１，４ビッ
トＡＬＵ、２ａ、２ｂ・・・桁上げ先見回路、３・・・
マイクロ命令デコーダ、４・・・乱数発生回路、５ａ。 ５ｂ、５ｃ、５ａ、５ｅ、５ｆ、５ｇ、５ｈ、８ａ、８
ｂ。 ８ｃ・・・セレクタ、６ａ、６ｂ、７・・・コンパレー
タ。 ９・・・ＡＮＤゲート、１０・・・ＲＯＭ、１１・・・
アドレスカウンタ。
ック図、第３図は第２図中のＲＯＭに格納した一例のパ
ターン図を示す。 記号の説明： １ａ、１ｂ、 １ｃ、ｔａ−１，４ビッ
トＡＬＵ、２ａ、２ｂ・・・桁上げ先見回路、３・・・
マイクロ命令デコーダ、４・・・乱数発生回路、５ａ。 ５ｂ、５ｃ、５ａ、５ｅ、５ｆ、５ｇ、５ｈ、８ａ、８
ｂ。 ８ｃ・・・セレクタ、６ａ、６ｂ、７・・・コンパレー
タ。 ９・・・ＡＮＤゲート、１０・・・ＲＯＭ、１１・・・
アドレスカウンタ。
Claims (1)
- （１）数ビット単位の演算を行う複数の演算器と、該各
演算器のキャリイン信号を前記各演算器の桁上げ情報よ
り生成する桁上げ先見回路を有する演算回路において、
前記桁上げ先見回路を２組備え、該２つの桁上げ先見回
路の出力値を比較する手段と、前記演算器の入力ビット
数分の乱数とキャリイン信号を生成する乱数発生回路と
、前記演算回路を使用する演算命令か否かを判断する命
令デコード手段と、前記デコード手段の指示により前記
各演算器毎に前記乱数発生回路が生成した入力データと
キャリイン信号を選択する選択回路と、前記各演算器の
出力結果を比較する比較手段とを含むことを特徴とする
演算回路。（２）数ビット単位の演算を行う複数の演算
器と、該各演算器のキャリイン信号を前記各演算器の桁
上げ情報より生成する桁上げ先見回路から成る演算回路
において、前記桁上げ先見回路を２組備え、該２つの各
桁上げ先見回路の出力値を比較する手段と、前記演算器
のテスト用入力データとキャリイン信号を格納したＲＯ
Ｍと、前記演算回路を使用する演算命令か否かを判断す
る命令デコード手段と、該デコード手段の指示によりカ
ウント動作をする前記ＲＯＭのアドレスカウンタと、前
記各演算器毎に前記ＲＯＭに格納されている入力データ
とキャリイン信号を選択する選択回路と、前記各演算器
の出力結果を比較する比較手段を含むことを特徴とする
演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17187089A JPH0337717A (ja) | 1989-07-05 | 1989-07-05 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17187089A JPH0337717A (ja) | 1989-07-05 | 1989-07-05 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0337717A true JPH0337717A (ja) | 1991-02-19 |
Family
ID=15931319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17187089A Pending JPH0337717A (ja) | 1989-07-05 | 1989-07-05 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0337717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06301518A (ja) * | 1993-04-09 | 1994-10-28 | Nec Corp | 加算回路用テスト回路 |
| US12525368B2 (en) | 2020-01-09 | 2026-01-13 | Westinghouse Electric Company Llc | Method of forming a unitary nuclear fuel segment by heat bonding a thermally conductive layer deposited on a first fuel layer to a thermally conductive layer deposited on a second fuel layer |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123541A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS588351A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 演算試験回路 |
| JPS5936859A (ja) * | 1982-08-26 | 1984-02-29 | Toshiba Corp | 情報処理装置 |
| JPS6227831A (ja) * | 1985-07-29 | 1987-02-05 | Nec Corp | 演算器チエツク回路 |
-
1989
- 1989-07-05 JP JP17187089A patent/JPH0337717A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49123541A (ja) * | 1973-03-30 | 1974-11-26 | ||
| JPS588351A (ja) * | 1981-07-06 | 1983-01-18 | Nec Corp | 演算試験回路 |
| JPS5936859A (ja) * | 1982-08-26 | 1984-02-29 | Toshiba Corp | 情報処理装置 |
| JPS6227831A (ja) * | 1985-07-29 | 1987-02-05 | Nec Corp | 演算器チエツク回路 |
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|---|---|---|---|---|
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| US12525368B2 (en) | 2020-01-09 | 2026-01-13 | Westinghouse Electric Company Llc | Method of forming a unitary nuclear fuel segment by heat bonding a thermally conductive layer deposited on a first fuel layer to a thermally conductive layer deposited on a second fuel layer |
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