JPH0337892A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 半導体メモリ装置、特に、セルアレイに用いられるＭＯ
Ｓ）ランジスタ、より広（はＭＩＳ）ランジスタ、のゲ
ートに接続される信号線の電圧レベルを制限する技術に
関し、 該信号線のブーストレベルを制限し、余分な電力消費を
無くすと共に、動作信頼度を高めることを目的とし、 セルアレイに用いられるＭＩＳ）ランジスタのゲートに
接続される信号線の電圧レベルをブースト電圧の大きさ
に応じたレベルに設定するレベル設定回路と、電源電圧
を所定の基準レベルと比較し、該電源電圧のレベルが該
基準レベルを越えた時に検出信号を出力する電源レベル
検出回路と、複数のキャパシタを有し、該キャパシタの
容量に基づいて前記ブースト電圧を出力するキャパシタ
回路とを具備し、該キャパシタ回路は前記検出信号に応
答して該キャパシタの容量を調整し前訂ブースｌ？を圧
を低減するように構成する。

〔産業上の利用分野〕

本発明は、半導体メモリ装置に関し、特に、セルアレイ
に用いられる金属・酸化物・半導体（ＭＯＳ）トランジ
スタ、より広くは金属・絶縁物・半導体（ＭＩＳ）トラ
ンジスタ、のゲートに接続される信号線の電圧レベルを
制限する技術に関すΦ。

近年、半導体メモリ装置の高速化に伴い、トランジスタ
のチャネル長の短縮化およびゲート酸化膜の薄膜化が行
われている。しかしながら、ゲート酸化膜が薄くなると
、それに相応して酸化膜の耐圧が低下するという問題が
生じる。特にトランジスタのゲートには高電圧にブース
トされた信号がイ≧号線（ワード線）を介して入力され
るため、トランジスタのゲート酸化膜耐圧が問題となっ
ている。そのため、該信号線のブーストレベルを成る所
定レベルまで低く制限し、それによってゲート酸化膜の
Ｆ膜化、ひいては酸化膜の耐圧低下に対処することが要
望されている。

〔従来の技術〕

第８図には従来形の一例としての半導体メモリ装置の回
路構成が示される。

同図において、１０はダイナミック型セルがマトリクス
状に配列されてなるメモリセルアレイ、５はアドレス信
号ＡＤＤに応答してワード線を選択するロウデコーダ、
６はアドレス信号ＡＤＤに応答してビット線を選択する
コラムデコーダ、７は選択されたビット線の活性化およ
びビット線上の信号のレベル増幅を行うマルチプレクサ
およびセンスアンプ（Ｓ／Δ）回路、８はテ′−り入出
力（１１０）バッファ、３０°　は制御信号φａに応答
してブースト電圧φｂを発生するブースト用キャパシタ
回路、４０は該ブースト電圧φｂに基づいてブースト出
力φＣを発生するブースト回路、そして、９はブースト
出力φＣを所定のレベルにクランプするブーストレベル
・クランプ回路を示す。

第８図の回路構成は、ワード線ＷＬ＋、　ＷＬｊ、・・
・・・・の電圧レベルをブーストする場合を示し、ダイ
ナミック型セルのトランスファゲート・トランジスタＱ
のゲート酸化膜にかかる電圧を低減するために、ブース
ト出力φＣのレベルをＶｃｃ＋３Ｖｔｈにクランプする
ものである。ここで、ｖｔｈはクランプ回路９を構成す
るトランジスタＱｌ−０３のスレッショルドレベルを表
す。

第９図（ａ）には電源電圧Ｖｃｃの変化に対するブース
ト出力φＣの定常状態における変化の形態が示される。

この例では、ブースト用キャパシタ３５の大きさを、ブ
ーストレベルがＶｃｃｘｌ、５倍となるように設定して
いる。仮に第８図のブーストレベル・クランプ回路９が
無いものとすると、ブースト出力はφＣ＝φにとなり、
ＶＣＣ＝　７　Ｖの場合にはφに＝７ＶＸｌ、５倍＝　
１０．５　Ｖとなる。一方、第８図に例示されるように
クランプ回路９が有る場合は、ブースト出力φＣは（Ｖ
ｃｃ＋３Ｖｔｈ）のレベルにクランプされるので、Ｖｃ
ｃ＝７Ｖの場合にはφＣξ９ｖとなり、クランプ回路９
の無い場合に比して１０．５Ｖ−９Ｖ＝　１．５Ｖ（７
）改善トナル。

第９図（ｂ）　にはＶｃｃ＝　７　Ｖ時の各信号電圧φ
ａ、φｂおよびφＣの波形が示される。

同図に示されるように、ブースト出力φＣは、トランジ
スタ０１〜Ｑ３の直列接続に起因するｇ、不足のために
、φｋによって一時的に７ＶＸ１．５倍＝ＩＯ，５Ｖま
でブーストされ、次いでトランジスタ０１〜Ｑ３により
引かれて（Ｖｃｃ＋３Ｖｔｈ）のレベルにクランプされ
る。

〔発明が解決しようとする課題〕

上述した従来形のｍ或によれば、クランプレベルは電源
電圧Ｖｃｃよりも高いレベル（Ｖｃｃ　＋　３Ｖｔｈ）
となっているため、メモリセル・トランジスタのゲート
酸化膜にはそれに相応した高電圧が印加されることにな
る。これは、ゲート酸化膜の薄膜化すなわち耐圧低下と
いう課題に対して逆行するので、好ましくない。

また、ブーストレベル・クランプ回路９においてブース
ト回路４０の出力φＣをνｃｃ＋３Ｖｔｈのレベルにク
ランプする際、トランジスタ０１〜Ｑ３のｇｓ量不足た
めに、ブーストレベルは一時的ではあるがクランプレベ
ル（Ｖｃｃニー３νｔｉｔ）よりも上昇してしまう（第
９図（ｂ）参照）。これによって、電力が不要に消費さ
れるという不都合が生じる。

さらに、ブースト回路４０から見てクランプ用トランジ
スタ０１〜０３は負荷となるため、ブースト出力φＣが
速やかに所定のレベルに立ち上がらず、立ち上がり波形
が鈍るという問題が生じる。これは、例えばデータの読
み出しまたは書き込みの際のセル選択が適確に行われな
いことにつながり、メモリとしての動作信頼度という観
点から好ましいとは言えない。

本発明は、上述した従来技術における課題に鑑み創作さ
れたもので、Ｍ　Ｔ　Ｓ　）ランジスタのゲートに接続
される信号線のブーストレベルを制限し、余分な電力消
費を無くすと共に、動作信頼度を高めることができる半
導体メモリ装置を提供することを目的としている。

〔課題を解決するための手段〕

第１図の原理ブロック図に示されるように、本発明の半
導体メモリ装置は、セルアレイ１に用いられるＭｌｓ）
ランジスクＱのゲートに接続される信号線の電圧レベル
ＶＣをブースト電圧ＶＢの大きさに応じたレベルに設定
するレベル設定回路２と、電源電圧Ｖ。を所定の基準レ
ベルＶｒｅｆと比較し、該電源電圧のレベルが該基準レ
ベルを越えた時に検出信号りを出力する電源レベル検出
回路３と、複数のキャパシタを有し、該キャパシタの容
量に基づいて前記ブースト４１！圧を出力するキャパシ
タ回路４とを具備し、該キャパシタ回路は前記検出信号
に応答して該キャパシタの容量を調整し前記ブースト電
圧を低減することを特徴とする。

〔作　用〕

上述した構成によれば、基準レベルの電圧以上に電源電
圧が到達すると、電源レベル検出回路の出力りにより、
キャパシタ回路４は複数のキャパシタの容量を調整して
ブースト電圧の大きさを低減する。従って、このブース
ト率の減少により、ＭＴＳトランジスタＱのゲートに印
加される信号の電圧レベルＶＣの大きさも相応したレベ
ルに低減される。これによって、ＭＩＳトランジスタの
ゲート酸化膜の薄膜化、ひいては酸化膜の耐圧低下に対
処することができる。

また、キャパシタの容量を調整することで信号線のブー
ストレベルを低く制限しているので、電源電圧が変動し
なければ、ブーストレベルはこの制限されたレベル以上
には上昇しない。このため、従来例に比して消費電力を
低減することが可能となる。

さらに、従来形に見られたようなブーストレベル・クラ
ンプ回路等の余分な負荷が無いため、信号線上のブース
ト電圧の立ち上がりをシャープに行わせることができる
。これは、メモリとしての動作信頼度の句上に寄与する
ものである。

なお、本発明の他の構成上の特徴および作用の詳細につ
０ては、添付図面を参照しつつ以下に記述される実施例
を用いて説明する。

〔実施例〕

第２図には本発明の一実施例としての半導体メモリ装置
の回路構成が示される。なお、以下の記述において特に
規定しない限り、トランジスタとはｎチャネルトランジ
スタを指すものとする。

同図において、１０はメモリセルアレイを示し、複数の
ワード線ＷＬ、、１ＩＩＬｊ、・・・・・・とビット線
ＢＬｔ、　ＢＬｉ。

・・・・・・がマトリクス状に配設され、折り返しビッ
ト線方式で各交差部に１トランジスタ（Ｑ）　　・１キ
ヤパシタ（Ｃ）型のダイナミック型セルが設けられてい
る。５はロウデコーダであって、アドレス信号ＡＤＤの
例えば上位複数ビットの信号に応答して複数のワード線
のいずれかを選択する機能を有し、同様に、６はコラム
デコーダであって、アドレス信号ＡＤＤの下位複数ビッ
トの信号に応答して複数のビット線のいずれかを選択す
る機能を有している。また、７はマルチプレクサおよび
センスアンプ（Ｓ／Ａ）回路を示し、コラムデコーダ６
によって選択されたビット線を活性化し、該ビット線上
の信号のレベル増幅を行う機能を有している。８はデー
タ入出力（Ｉｌｏ）バッファであって、マルチプレクサ
およびＳ／Ａ回路７と外部との間で入出力データＤ□１
１／ＤＯＵＴのバッファリングを行うためのものである
。

２０は電源レベル検出回路を示す。高電位の電源ライン
Ｖｃｃと低電位の電源ラインＶｓｓ　（ＯＶ）　の間に
抵抗器■１と４つのｐチャネルトランジスタ１２〜１５
が直列に接続され、各トランジスタのゲートはドレイン
に接続されている。トランジスタ１２のソース電位は基
準電圧Ｖｒｅｆを規定する。トランジスタ１２〜１５の
各スレッショルドレベルをｖｔｈ　とすると、基準電圧
Ｖｒｅｆは４Ｖｔｈて表される。同様に、電源ラインシ
ＣＣと電源ラインＶｓｓの間に抵抗器２６および２７が
直列に接続され、該抵抗器の接続点の電位は電圧Ｖ。を
規定する。

また、ｐチャネルトランジスタ２１とトランジスタ２３
、ｐチャネルトランジスタ２２とトランジスタ２４はそ
れぞれ直列に接続され、トランジスタ２１および２２の
各ソースは電源ラインＶｃｃに接続され、トランジスタ
２３および２４の各ソースはトランジスタ２５を介して
電源ラインＶ　ｓ　ｓに接続されている。

トランジスタ２２のゲートはそのドレインに接続される
と共に、トランジスタ２１のゲートに接続されている。

トランジスタ２３および２４のゲートにはそれぞれ電圧
Ｖ。、基準電圧Ｖｒｅｆが印加され、トランジスタ２５
のゲートには電源電圧Ｖｃｃが印加されている。トラン
ジスタ２３のドレインからは検出信号φｄが取り出され
るようになっている。

電源レベル検出回路２０において、トランジスタ２５は
定電流源を構成し、トランジスタ２１．２３および２２
．２４は電流切り換え型スイッチを構成している。従っ
て、電圧Ｖ。のレベルが基準電圧Ｖｒｅｆのレベルより
低い時は、トランジスタ２４がオン状態、トランジスタ
２３がオフ状態となっており、トランジスタ２３のドレ
イン電位（検出信号φｄ）は゛Ｈ″ルベルを呈している
。逆に、電圧Ｖ。のレベルが基準電圧Ｖｒｅｆのレベル
を越えると、トランジスタ２３がオン状態、トランジス
タ２４がオフ状態となり、検出信号φｄのレベルはＬ”
レベルに引き下げられる。

３０はブースト用キャパシタ回路を示し、検出信号φｄ
に応答するインバータ３１と、アドレス変化に基づき内
部で生成される制御信号φａおよびインパーク３１の出
力に応答するノアゲート３２と、制御信号φａに応答す
るインバータ３３と、ドレインが電源ラインシＣＣに接
続されたトランジスタ３４と、該トランジスタ３４のソ
ースおよびインバータ３３の出力端の間に接続されたＭ
ＯＳキャパシタ３５と、同じくトランジスタ３４のソー
スおよびノアゲート３２の出力端の間に接続されたＭＯ
Ｓキャパシタ３６とから構成されている。キャパシタ３
５および３６の端部（トランジスタ３４のソース）から
ブースト電圧φｂが取り出されるようになっている。

キャパシタ回路３０は、検出信号φｄのレベルに応じて
ブースト電圧φｂの大きさを変える機能を有している。

すなわち、検出信号φｄが”　Ｈ”レベルの時、インバ
ータ３１の出力が゛′Ｌ″レベルとなってノアゲート３
２はインバータとして機能する。この状態で、制御信号
φａを”Ｈ″ルベルら゛′Ｌ″レベルに変化させると、
キャパシタ３５および３５の他端側（インバータ３３の
出力端およびノアゲート３２）出力ｉｔ）のレベルは“
じルベルから゛Ｈ′″レベルに変化する。これによって
、ブースト電圧φｂのレベルは両キャパシタの容量に応
じたレベルにブーストされる。

一方、検出信号φｄがパシ′″レベルの場合には、イン
バータ３１の出力がＩＩＨ″ルベルとなってキャパシタ
３６の他端側（ノアゲート３２の出力端）のレベルは”
Ｌ”レベルに固定化される。つまり、制御信号φａのレ
ベル変化に影響されない。従って、この状態で制御信号
φａをｒｒ　Ｈｕレベルから“Ｌ”レベルに変化させる
と、キャパシタ３５のみが有効となってブースト電圧φ
ｂのレベルも該キャパシタ３５の容量に応じたレベルと
なる。このブーストレベルは、キャパシタ３５．３６の
容量が同じならば、検出信号φｄが”　Ｈ”レベルの時
のブーストレベルの１／２　となる。

４０はブースト回路を示す。電源ラインＶｃｃと電源ラ
インＶｓｓの間にトランジスタ４２と４３が直列に接続
され、トランジスタ４２のゲートはキャパシタ回路３０
内のインバータ３３の出力端（ノードＮ１）に接続され
、トランジスタ４３のゲートはインバータ４１を逆方向
に介してノードＮ１に接続されている。

トランジスタ４２．４３の接続点をノードＮ２とする。

同様に、電源ラインＶｃｃ　と電源ラインＶｓｓＯ間に
トランジスタ４４と４５が直列に接続され、トランジス
タ４４のゲートはインバータ４１の出力端に接続され、
トランジスタ４５のゲートはノードＮ２に接続されてい
る。トランジスタ４４．４５の接続点をノードＮ３とす
る。

電源ラインＶｃｃ　とノードＮ３の間にはトランジスタ
４６と４７が直列に接続され、トランジスタ４６のゲー
トはインバータ４１の出力端に接続され、トランジスタ
４７のゲートはノードＮ１に接続されている。

トランジスタ４６．４７の接続点をノードＮ４とする。

ノードＮ１と電源ラインＶｓｓの間にトランジスタ４８
と４９が直列に接続され、トランジスタ４８のゲートは
ノードＮ４に接続され、トランジスタ４９のゲートはイ
ンパーク４１の出力端に接続されている。

トランジスタ４８．４９の接続点をノードＮ５とする。

また、キャパシタ回路３０内のトランジスタ３４のソー
スと電源ラインＶｓｓの間には、トランジスタ５１と５
２、トランジスタ５３と５４がそれぞれ直列に接続され
、トランジスタ５１．５３の各ゲートはノードＮ５に接
続され、トランジスタ５２．５４の各ゲートはノードＮ
３に接続されている。トランジスタ５１．５２の接続点
をノードＮ６とする。ノードＮ５とＮ６の間にはＭＯＳ
キャパシタ５０が接続されている。

トランジスタ５３．５４の接続点からブースト出力φＣ
が取り出され、このブースト出力φＣはロウデコーダ５
を介して選択ワード線に供給されるようになっている。

第３図にはブースト回路４０の各部の信号波形が示され
る。説明の簡単化のため、キャパシタ３５のみがブース
ト電圧φｂに寄与するものとする。

制御信号φａが゛Ｈ′″レベルの時、インバータ３３を
介してノードＮ１は１１　Ｌ　１、レベルとなり、イン
バータ４１の出力端は゛Ｈ゛ルベルとなるので、トラン
ジスタ４３．４９のオンによりノードＮ２．　Ｎ５　は
゛ビレベルとなす、トランジスタ４４．４６のオンによ
りノードＮ３．　Ｎ４は“Ｈ”レベルとなる。ノードＮ
３が”Ｈ″レベルなるとトランジスタトランジスタ５０
．５４がオンし、ノードＮ６およびブースト出力φＣは
“Ｌ”レベルとなる。また、トランジスタ３４のオンに
よりブースト電圧φｂは“Ｈ１＋レベルの状態にある。

この状態において、キャパシタ３５の両端にはφｂの電
圧が加わっている。

この状態で、制御信号φａが“Ｌ１１レベルに立ち下が
ると、インバータ３３の出力端（キャパシタ３５の端部
）のレベルが゛′Ｈ″レベルに変化し、この変化が該キ
ャパシタの他端（ブースト電圧φｂ側）に伝わり、ブー
スト電圧φｂのレベルを押し上げる。また、インバータ
３３を介してノードＮ１は″Ｈ１ｌレベルに変化し、さ
らにインバータ４１の出力端のレベルはＩＩＬ１、レベ
ルに変化する。トランジスタ４９のオフによりノードＮ
５の電位はｒｒ　Ｈｎレベルに向かって上昇し始める。

また、トランジスタ４２のオンによりノードＮ２の電位
は°゛Ｈ”レベルとなり、トランジスタ４５のオンによ
りノードＮ３の電位はＬ”レベルに立ち下がる。

ノードＮ４はノードＮ１の電位上昇によっていったんレ
ベルが上昇するが、その後トランジスタ４７のオンによ
りＩＩ　Ｌ　ＩＩレベルに立ち下がる。ノードＮ３の電
位が１１１．”レベルになると、トランジスタ５２．５
４のオフによりノード間の電位およびブースト出力φＣ
は“Ｈ１１レベルに向かって上昇し始める。また、ノー
ドＮ４の電位が゛Ｌ″レベルになるとトランジスタ４８
がカットオフし、ノードＮ５の電位はキャパシタ５０の
作用によりさらに上昇する。この場合、ノードＮ６の電
位およびブースト出力φＣは、ブースト電圧φｂによっ
て規定されるレベルまで上昇する。

なお、前述したようにブースト電圧φｂの大きさは検出
信号φｄのレベルに応じて変化するので、その場合には
ノードＮ６の電位およびブースト出力φＣのレベルもそ
の変化に応じて増減することはもちろんである。

上述した実施例において、電源レベル検出回路２０内の
ｐチャネルトランジスタ１２〜１５の各スレッショルド
レベルＶ　ｔ　ｈを−１，Ｏｖとし、抵抗器２６．２７
の抵抗比を１：４　とすれば、基準電圧Ｖｒｅｆは４ν
、電圧Ｖ。は４１５　Ｖｃｃｍとなる。従って、検出信
号φｄは、電源電圧Ｖｃｃが５νを越えた時点で”Ｌ″
ルベル変化する（第４図（ａ）参照）。この時、前述し
たようにキャパシタ３６の他端側（ノアゲート３２の出
力端）のレベルは“Ｌ”レベルに固定化され、制御信号
φａのレベル変化に影響されなくなる。従って、この状
態において制御信号φａを゛Ｈ″レベルから″′ビレベ
ルに変化させても、ブースト電圧φｂの大きさに寄与す
るのはキャパシタ３５のみであるので、第４図（ａ）　
　に示されるようにブースト出力φＣのブースト率が低
減される。図示の例ではＶｃｃ　＝　５Ｖ時点でブース
ト率が約１．５倍−１，２倍へと減少している。

このブースト率の減少により、セルアレイ内のＭｉｓ）
ランジスタＱのゲートに印加される信号の電圧レベルの
大きさも相応したレベルに低減される。これによって、
該トランジスタのゲート酸化膜の耐圧低下に対処するこ
とができる。

また、キャパシタ３５．３６の容量を調整することでブ
ースト出力φＣのレベルを制限しているので、従来形（
第９図（ｂ）参照）に比して本実施例（第４図（ｂ）参
照）　テハ７ＶＸ　１．２倍−８，４Ｖ＋：：低く制限
することができる。従って、電源電圧Ｖｃｃが変動しな
ければ、ブーストレベルはこの制限されたレベル（８，
４Ｖ）以上には上昇しない。このため、従来形に比して
消費電力を低減することが可能となる。

さらに、ブースト回路４０の次段に従来形に見られたよ
うなりランプ回路等の余分な負荷が無いため、ブースト
出力φＣが速やかに所定のレベルに立ち上がり、立ち上
がり波形が鈍るという問題を解消することができる。こ
れによってセル選択が適確に行われるので、メモリとし
ての動作信頼度が高められる。

第５図には他の実施例による回路構成が示される。

本実施例の特徴は、電源電圧Ｖｃｃに基づく成る電圧Ｖ
。を２つの異なる基準電圧Ｖｒｅｆ　１．　Ｖｒｅｆ２
と比較し、該電圧ν。が各基準電圧のレベルを越えた時
にそれぞれ“Ｈ１＋レベルの検出信号φｄ１φｅを出力
し、それによってキャパシタの容量の調整を２段階に分
けて行うようにしたことである。

従って、電源レベル検出回路２０ａにおいては、電流切
り換え型スイッチおよび定電流源を構成するｐチャネル
トランジスタ２１ａ、　２２ａおよびトランジスタ２３
ａ、　２４ａ、　２５ａと、第２の基準電圧Ｖｒｅｆ２
を設定するための抵抗器１１ａおよび５つのｐチャネル
トランジスタ１２ａ、　１３ａ、　１４ａ、　１５ａ、
　１６ａ　とが付加されている。トランジスタ１２ａ〜
１６ａの各スレッショルドレベルをνｔｈ　とすると、
基準電圧Ｖｒｅｆ２は５Ｖｔｈで表される。また、検出
信号φｅはトランジスタ２３ａのドレインから取り出さ
れる。一方、ブースト用キャパシタ回路３０ａ　におい
ては、検出信号φｅに応答するインバータ３１ａ　と、
該インバータの出力および制御信号φａに応答するノア
ゲート３２ａ　と、トランジスタ３４のソースおよびノ
アゲート３２ａの出力端の間に接続されたＭＯＳキャパ
シタ３６ａ　とが付加されている。

他の回路の構成および作用については第２図実施例の場
合と同様であるので、その説明は省略する。

本実施例の構成によれば、電源電圧Ｖｃｃが５ｖよりも
低い時、検出信号φｄおよびφｅは共に“Ｈ”レベルに
あるため、キャパシタ３５．３６．３６ａは全てブース
ト電圧φｂの大きさに寄与している。電源電圧Ｖｃｃが
上昇して５ｖを越えた時に検出信号φｄは“Ｌ”レベル
に変化する（第６図参照）。これによって、キャパシタ
３６の他端側（ノアゲート３２の出力端）のレベルは“
Ｌ”レベルに固定され、制御信号φａのレベル変化に影
響されなくなる。その結果、キャパシタ３５および３６
ａのみがブースト電圧φｂの大きさに関係する。さらに
電源電圧Ｖｃｃが上昇して約６ｖを越えると、検出信号
φｅも“Ｌ”レベルに変化する。これによってキャパシ
タ３６ａの他端側（ノアゲー）　３２ａの出力端）のレ
ベルも制御信号φａのレベル変化に影響されなくなり、
その総果、キャパシタ３５のみがブースト電圧φｂの大
きさに関係する。つまり、ブースト出力φＣのブースト
率は２段階で低減されている。図示の例ではりＣＣ＝５
ＶＯ時点でブースト率が約１．５倍→１．２倍へと減少
し、さらにＶｃｃξ６ｖの時点でブースト率が１．２倍
→１倍へと減少している。

上述した各実施例では、ブースト回路４０のブースト出
力φＣはロウデコーダ５を介して選択ワード線に供給さ
れるように構成したが、このブースト出力φＣの供給先
はワード線に限定されない。

例えば第７図に変形例として示されるように、ブースト
出力φＣは、マルチプレクサおよびＳ／Ａ回路７とセル
を結ぶビット線のカットゲート・トランジスタＱ、、Ｑ
ｊの各ゲートに入力されるようにしてもよい。この構成
では、Ｓ／Ａ回路７からセルに供給されるべき″Ｈ′″
レベル電圧の補償を行うことができる。

〔発明の効果〕

以上説明したように本発明によれば、セルアレイに用い
られるＭＩＳ）ランジスクのゲートに接続される信号線
のブース）・レベルを制限することができる。これによ
って、トランジスタのゲート酸化膜にかかる電圧を低減
させ、ゲート酸化膜の薄膜化、ひいては酸化膜の耐圧低
下に対処することができる。また、余分な電力消費を無
くすと共に、装置全体としての動作信頼度を高めること
に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明による半導体メモリ装置の原理ブロック
図、 第２図は本発明の一実施例としての半導体メモリ装置の
構成を示す回路図、 第３図は第２図におけるブースト回路の各部の信号波形
図、 第４図（ａ）および（ｂ）は第２図実施例における電源
電圧と各信号電圧の関係を示す図、第５図は本発明の他
の実施例の構成を示す回路図、 第６図は第５図実施例における電源電圧と各信号電圧の
関係を示す図、 第７図は本発明のさらに他の実施例における主要部の構
成を示す回路図、 第８図は従来形の一例としての半導体メモリ装置の構成
を示す回路図、 第９図（ａ）および（ｂ）は第８図の回路における電源
電圧と各信号電圧の関係を示す図、である。 （符号の説明） １・・・セルアレイ、２・・・レベル設定回路、３・・
・電源レベル検出回路、４・・・キャパシタ回路、Ｑ・
・・ＭＩＳトランジスタ、ｖｏ・・・電源電圧、ＶＢ・
・・ブースト電圧、ＶＣ・・・信号線の電圧レベル、Ｖ
ｒｅｆ・・・基準レベル、Ｄ・・・検出信号。 本発明による半導体メモリ装置のＮ！！ブロック図第 図 本発明の他の５！施例の構成を示￥０路Ｚ早５図 第５図実施例１こお（了る電源電圧と各信号電圧の関係
を示す図第６図 電源電圧Ｖｃｃ　（Ｖ） （ａ） 第８図の回路１こＪ Ｖｃｃ　＝　７　Ｖの時 （ｂ） ′３（７る電源電圧と各信号電圧の関係を示す図第９図

Claims (1)

1. 【特許請求の範囲】 １、セルアレイ（１）に用いられるＭＩＳトランジスタ
   （Ｑ）のゲートに接続される信号線の電圧レベル（ＶＣ
   ）をブースト電圧（ＶＢ）の大きさに応じたレベルに設
   定するレベル設定回路（２）と、 電源電圧（Ｖ＿０）を所定の基準レベル（Ｖｒｅｆ）と
   比較し、該電源電圧のレベルが該基準レベルを越えた時
   に検出信号（Ｄ）を出力する電源レベル検出回路（３）
   と、 複数のキャパシタを有し、該キャパシタの容量に基づい
   て前記ブースト電圧を出力するキャパシタ回路（４）と
   を具備し、 該キャパシタ回路は前記検出信号に応答して該キャパシ
   タの容量を調整し前記ブースト電圧を低減することを特
   徴とする半導体メモリ装置。 ２、前記電源レベル検出回路は、電源電圧を複数の異な
   る基準レベル（Ｖｒｅｆ＿１、Ｖｒｅｆ＿２）と比較し
   、該電源電圧のレベルが各基準レベルを越えた時にそれ
   ぞれ検出信号を出力することを特徴とする半導体メモリ
   装置。