JPH0338062A - 半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置とその製造方法に関するもの
である。

（従来の技術） 一般のＭＯ５型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高集積化が妨げられる欠点がある
。

そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。

プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳト
ランジスタのドレイン領域のための連続した拡散領域と
が互いに平行に基板に形成され、基板上には絶縁膜を介
して両拡散領域に交差するゲート電極が形成される。プ
レーナセル構造では、素子分離用にフィールド酸化膜を
設ける必要がなく、また、ソース領域とドレイン領域が
複数個のトランジスタで共有されるので、そのコンタク
トも数個または数十個のトランジスタに１個の割りです
み、高集積化を図る上で好都合である。

マスクＲＯＭの製造方法には、フィールドＲＯＭ１．コ
アＲＯＭ、コンタクトＲＯＭなど種々の方法があるが、
主流はフィールドＲＯＭとコアＲＯＭである。フィール
ドＲＯＭの長所はコアＲＯＭに対してマスク枚数が１枚
少なくてすむことであり、短所はコードづけから完成ま
での工期が長いことである。そのため、−殻内には、短
納期のものにはコアＲＯＭ方式が用いられ、低コストの
ものにはフィールドＲＯＭ方式が用いられている。

しかし、プレーナセル構造にフィールドＲＯＭ方式を用
いると、フィールド酸化膜のバーズビークが延びて小型
化できない。

（発明が解決しようとする課題） メモリ部にデータを書き込むためのコア注入では、コア
注入のためのレジストパターンを形成する写真製版工程
が１回必要になる。その分だけ製造工期が長くなり、コ
ストが上昇する。

メモリ部にデータを書き込むためにコア部のしきい値電
圧をイオン注入により大きくしているが、コア部にあま
り高潮゛度のイオン注入を行なうことができない。コア
部にあまり高濃度のイオン注入を行なうと接合耐圧が劣
化するからである。そのため、メモリトランジスタを読
み出す際のマージンが小さくなり、信頼性が低くなる。

本発明はプレーナセル構造の半導体メモリ装置において
、微細化、すなわち高集積化の利点を活かしながら、デ
ータを書き込んだメモリトランジスタのしきい値電圧を
高くし、また接合耐圧も高くして信頼性を高くすること
のできる半導体メモリ装置を提供することを目的とする
ものである。

本発明はまた、そのような半導体メモリ装置を従来より
少ない工程数で製造することができるようにしてコスト
を低下させる製造方法を提供することを目的とするもの
である。

（課題を解決するための手段） 本発明の半導体メモリ装置は、メモリ部では複数のメモ
リトランジスタのソース領域のための連続した拡散領域
と、複数のメモリトランジスタのドレイン領域のための
連続した拡散領域とが互いに平行に基板に形成され、ゲ
ート電極が前記両拡散領域と絶縁されて両拡散領域に交
差する方向に形成されており、書き込まれるべきデータ
に応じて所定のメモリトランジスタのチャネル領域には
基板にゲート酸化膜よりは厚くフィールド酸化膜よりは
薄い酸化膜が選択的に形成されている。

本発明の製造方法は、以下の工程（Ａ）から（Ｉ）を含
んでいる。（Ａ）基板上にバッファ酸化膜を介してシリ
コン窒化膜を形成する工程、（Ｂ）記憶状態の一方の状
態を記憶するメモリトランジスタのチャネル領域と、メ
モリ部以外の領域におけるデプレッション領域とに開口
をもつレジストパターンを形成する写真製版工程、（Ｃ
）前記レジストパターンをマスクにして前記シリコン窒
化膜を選択的に除去する工程、（Ｄ）前記レジストパタ
ーンを除去した後、酸化を行なう工程。

（Ｅ）残っている前記シリコン窒化膜及びバッファ酸化
膜を除去する工程、（Ｆ）メモリトランジスタのソース
領域、ドレイン領域を形成する工程、（Ｇ）ゲート酸化
膜を形成する工程、（Ｈ）ゲート電極を形成する工程、
（Ｉ）メモリ部以外の領域のソース領域、ドレイン領域
を形成する工程。

（作用） チャネル領域の基板にゲート酸化膜より厚い酸化膜を形
成すると、そのメモリトランジスタのしきい値電圧が高
くなり、また、接合耐圧も大きくなる。

チャネル領域に形成される酸化膜の膜厚をフィールド酸
化膜よりも薄く、例えば１５００Ａ程度とすれば、バー
ズビークの延びも小さくなり、メモリセルサイズを大き
くしない。

データを書き込むメモリトランジスタのチャネル領域に
酸化膜を形成するのに用いるマスクをメモリ部以外の領
域のエンハンスメント用マスクと共用すれば、従来にお
いて必要であったデータ書込みのためのマスクが不要に
なり、工程数が少なくなる。

（実施例） 第１図は一実施例のメモリ装置を示す断面図であり、左
側は周辺回路部、右側はメモリ部を表わしている。第２
図は同実施例におけるメモリ部の一部を拡大して示した
要部平面図である。

１工はＰ型シリコン基板である０周辺回路部とメモリ部
の間の分１ｌｌｉ＃Ｉ域と、周辺回路部のＭＯＳトラン
ジスタ間の分離領域にはフィールド酸化膜による素子分
離領域１２が形成されている。素子分離領域１２の下側
には基板ｌｌ中にＰ型不純物が注入されてチャネルスト
ッパ層（図示略）が形成されている。メモリ部において
は、メモリトラ。

ンジスタにゲート電圧を印加してもメモリトランジスタ
がオンにならないようにするために、書き込むべきデー
タに応じて所定のメモリトランジスタのチャネル領域に
は膜厚が１５００Ａ程度の酸化膜１３が形成されている
。

メモリ部について説明すると、ソース領域とドレイン領
域はそれぞれ複数個のメモリトランジスタについて連続
する互いに平行な帯状のＮゝ拡散領域１４ｓ、１４ｄと
して形成されている。

基板１１上には膜厚２５０人程度のゲート酸化膜１５を
介して多結晶シリコン層にてなるゲート？１ｔｌＪｆｉ
、（ワードライン）１７が拡散領域１４ｓ、１４ｄの長
手方向と直交して交差する方向に形成されている。

拡散領域１４ｇ、１４ｄは順にソース領域１４Ｓ、ドレ
イン領域１４ｄ、ソース領域１４ｇ、・・・・・・とな
る。

周辺回路部について説明すると、Ｎ０拡散領域によるソ
ース領域２０ｓとドレイン領域２０ｄが形成され、両拡
散領域２０ｓ、２０ｄの間のチャネル領域上には膜厚２
５０人程度のゲート酸化膜１５を介して多結晶シリコン
層のゲート電極２１が形成されている。

基板１１及びゲート電極１７．２１上にはＰＳＧ膜など
の眉間絶縁膜２２が形成され、眉間絶縁膜２２上にはメ
タル配線２３が形成され、ＷＪ問絶絶縁膜２２コンタク
トホールを介してメタル配線２３が拡散領域やゲート電
極と接続されている。

メモリ領域において、破線で囲まれた領域３０（３０ａ
、３０ｂなど）は１個のメモリトランジスタを表わして
いる。

各メモリトランジスタのＲＯＭコードを決めるために、
それぞれのチャネル領域の基板に酸化膜１３が形成され
るか、されないかによってしきい値電圧が設定されてい
る。メモリトランジスタ３０ａではそのチャネル領域に
酸化膜１３が形成されており、メモリトランジスタ３０
ｂでは酸化膜１３は形成されていない。メモリトランジ
スタ３０ａのワードライン１７が選択されて電圧が印加
されたとき、ドレイン領域（ビットライン）１４ｄから
ソース領域１４ｓへは電流は流れない。メモリトランジ
スタ３０ｂではそのワードライン１７が選択されて電圧
が印加されるとビットライン１４ｄからソース領域１４
ｓへ電流が流れる。これにより、ビットライン１４ｄに
接続されたセンス回路によってＲＯＭの内容が読み出さ
れる。

第３図により本発明の製造方法の一実施例を説明する。

（Ａ）Ｐ型シリコン基板１１の周辺回路部のみに素子分
離用のフィールド酸化膜１２を形成し、メモリ部には形
成しない。フィールド酸化膜１２の下側にはチャネルス
トップ層を形成しておく。

次に、しきい値電圧制御のために全面にボロンを注入す
る。ここまでは従来通りである。

（Ｂ）熱酸化を施し、バッファ酸化膜として膜厚２５０
人程０のシリコン酸化膜を形成し、その上にＣＶＤ法に
よりシリコン窒化膜（ＳｉｍＮ４）を１ｏｏｏ人程度の
膜厚に堆積する。３２はシリコン酸化膜とシリコン窒化
膜の２層膜である。

マスクを用いた写真製版によってレジストパターン３４
を形成する。レジストパターン３４は。

メモリ部ではｒＱＪ　を書き込むメモリトランジスタ部
に開口３６をもち１周辺回路部ではデプレッション型Ｍ
ＯＳトランジスタを形成する領域に開口３８をもつ。

レジストパターン３４をマスクにして２ＭＭａ２Ｏうち
の窒化シリコン膜をエツチングにより除去する。

その後、レジストパターン３４を除去する。

（Ｃ）次に、熱酸化を施し、１５００人程度０膜厚のシ
リコン酸化膜１３を形成する。シリコン酸化膜１３はシ
リコン窒化膜が除去された部分のみに形成される。

次に、残っているシリコン窒化膜とバッファ酸化膜を除
去する。

次に、ボロン（Ｂ　Ｆ２）を５０ＫｅＶでイオン注入し
、エンハンスメント型ＭＯＳトランジスタのしきい値電
圧を制御する。このとき、周辺回路部のデプレッション
型ＭＯＳトランジスタ部はシリコン酸化膜１３で被われ
ているので、ボロンは注入されない。

（Ｄ）次に１周辺回路部のデプレッション型ＭＯＳトラ
ンジスタ部に開口をもつように、マスクを用いた写真製
版によりレジストパターン４２を形成する。

レジストパターン４２をマスクにしてデプレッション部
のシリコン酸化膜を除去した後、砒素を注入する。

（Ｅ）その後は従来のプロセスに従ってメモリ部と周辺
回路部を形成する。その工程は、例えば次の如くである
。

メモリ部のソース領域及びドレイン領域に開口をもつレ
ジストパターンを写真製版により形成し、リンまたは砒
素などのＮ型不純物を注入する。このときの注入条件は
通常のＭＯＳトランジスタのソース領域及びドレイン領
域形成用の条件と同じであり、例えば不純物濃度は１０
１８〜１０２ｏ／ｃｍ３程度、注入エネルギーは３０〜
２００Ｋｅｖである。これにより、拡散領域１４ｇ、１
４ｄが形成される。

レジストを除去した後、ゲート酸化を行なう。

このとき、拡散領域以外のシリコン基板上にはゲート酸
化膜１５が形威されろ、ゲート酸化膜１５の膜厚が１０
０〜５００人程度のとき、拡散領域１４ｓ、１４ｄ上は
酸化速度が速められて（増速酸化）、膜厚が１０００〜
３０００人程度の厚い酸化膜が形威される。

次に、多結晶シリコン層を形成し、写真製版とエツチン
グによりパターン化を施してゲート電極１７．２１を形
成する。拡散領域１４ｓ、１４ｄ上には厚い酸化膜が形
成されているので、ゲート電極１７と拡散領域１４ｓ、
１４ｄの間は完全に絶縁される。

その後は、周辺回路部に、リンまたは砒素などのＮ型不
純物を注入して、拡散領域２０ｓ、２０ｄを形成する。

このときの注入条件も通常のＭＯＳトランジスタのソー
ス領域及びドレイン領域形成用の条件と同じである。そ
して、注入ダメージを回復するために、熱処理と酸化を
行なう。

その後、通常のプロセスで層間絶縁１漠２２を形威し、
コンタクトホールを形威し、メタル配ＮＪＡ２３を形成
し、最後にパッシベーション膜を形成する。

実施例はＮチャネルＭＯＳトランジスタを例にしている
が、導電型を逆にしたＰチャネルＭＯＳトランジスタに
本発明を適用することもできる。

（発明の効果） 本発明では、ゲート電極をソース拡散領域とドレイン拡
散領域に交差する方向に形成したプレーナセル構造のメ
モリ部において、書き込むべきデータに応じてしきい値
電圧が高められるメモリトランジスタのチャネル領域の
基板にゲート酸化膜より淳い酸化膜を形成したので、そ
のメモリトランジスタのしきい値電圧が従来のイオン注
入による場合より高くすることができ、かつ接合耐圧も
大きくなる。その結果、半導体メモリ装装置としての信
頼性が向上する。また、その酸化膜もフィールド酸化膜
はど厚くしないので、バーズビークも小さく、高集積化
の利点を保つことができる。

本発明の製造方法では、メモリ部のコア部のマスクと、
メモリ部以外の領域でのエンハンスメント用マスクを共
用としたので、データ書込みのための工程を別に設ける
必要がなくなり、その分だけ工程数が少なくなって製造
コストを下げることができる。

【図面の簡単な説明】

第１図は一実施例のメモリ装置を示す断面図。 第２図は同実施例におけるメモリ部の一部を拡大して示
す要部平面図、第３図は一実施例の製造工程を示す工程
断面図である。 １１・・・・・・シリコン基板、１２・・・・・素子分
離領域、１３・・・・・・コア用酸化膜、１４ｓ・・・
・・・ソース領域、１４ｄ・・・・・・ドレイン領域、
１５・・・・・・ゲート酸化膜、１７、・・・・・・ゲ
ート電極（ワードライン）。

Claims (2)

【特許請求の範囲】
1. （１）メモリ部では複数のメモリトランジスタのソース
   領域のための連続した拡散領域と、複数のメモリトラン
   ジスタのドレイン領域のための連続した拡散領域とが互
   いに平行に基板に形成され、ゲート電極が前記両拡散領
   域と絶縁されて両拡散領域に交差する方向に形成されて
   おり、書き込まれるべきデータに応じて所定のメモリト
   ランジスタのチャネル領域には基板にゲート酸化膜より
   は厚くフィールド酸化膜よりは薄い酸化膜が選択的に形
   成されている半導体メモリ装置。
2. （２）以下の工程を含む半導体メモリ装置の製造方法。 （Ａ）基板上にバッファ酸化膜を介してシリコン窒化膜
   を形成する工程、 （Ｂ）記憶状態の一方の状態を記憶するメモリトランジ
   スタのチャネル領域と、メモリ部以外の領域におけるデ
   プレッシヨン領域とに開口をもつレジストパターンを形
   成する写真製版工程、 （Ｃ）前記レジストパターンをマスクにして前記シリコ
   ン窒化膜を選択的に除去する工程、 （Ｄ）前記レジストパターンを除去した後、酸化を行な
   う工程、 （Ｅ）残っている前記シリコン窒化膜及びバッファ酸化
   膜を除去する工程、 （Ｆ）メモリトランジスタのソース領域、ドレイン領域
   を形成する工程、 （Ｇ）ゲート酸化膜を形成する工程、 （Ｈ）ゲート電極を形成する工程、 （Ｉ）メモリ部以外の領域のソース領域、ドレイン領域
   を形成する工程。