JPH039561A - 半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体メモリ装置とその製造方法に関するもの
である。

（従来の技術） 一般のＭＯ８型半導体集積回路装置は、フィールド酸化
膜によって素子分離を行ない、ソース領域とドレイン領
域はゲート電極をマスクにしてセルファライン法により
不純物が基板に導入されて形成されている。ソース領域
とドレイン領域のコンタクトはトランジスタ１個につい
て１個又は２個が必要であるため、コンタクトマージン
や配線ピッチによって高隼積化が妨げられる欠点がある
。

そこで、その問題を解決するために、プレーナセル構造
と称される半導体集積回路装置が提案されている（特開
昭６１−２８８４６４号公報、特開昭６３−９６９５３
号公報などを参照）。

プレーナセル構造では、複数のＭＯＳトランジスタのソ
ース領域のための連続した拡散領域と、複数のＭＯＳ）
−ランジスタのドレイン領域のための連続した拡ｌＦｌ
領域とが互いに平行に基板に形成され、基板上にはＭ縁
膜を介して再拡散領域に交差するゲート電極が形成され
る。プレーナセル構造では、素子分離用にフィールド酸
化膜を設ける必要がなく、また、ソース領域とドレイン
領域が複数個のトランジスタで共有されるので、そのコ
ンタクトも数個または数十個のトランジスタに１個の割
りですみ、高集積化を図る上で好都合である。

プレーナセル構造のメモリ装置を第４図により製造方法
とともに説明する。

（Ａ）基板１にフィールド酸化膜２、メモリ領域のソー
ス・ドレインとなる拡散領域３、ゲート酸化膜４及び多
結晶シリコンにてなるゲート電極５、周辺トランジスタ
のソース・ドレインとなる拡散領域６を形成する。

その後、書き込むべきデータに応じて、メモリ部の対応
するメモリトランジスタのコア部（チャネル領域）に開
口をもつレジストパターン７を形成し、イオン注入を行
なってそのメモリトランジスタのしきい値電圧を読出し
の際のゲート電圧ではそのメモリトランジスタがオンに
ならない高いしきい値電圧とする。

（Ｂ）その後、レジス１〜７を除去し１層間絶縁膜８を
堆積し、コンタクトホールを形成し、メタル配線９を形
成する。

（発明が解決しようとする課題） メモリ部にデータを書き込むためのコア注入では、第４
図（Ａ）に示されるように、コア注入のためのレジスト
パターン７を形成する写真製版工程が１回必要になる。

その分だけ製造工期が長くなり、コストが上昇する。

メモリ部にデータを書き込むためにコア部のしきい値電
圧をイオン注入により大きくしているが、コア部にあま
り高濃度のイオン注入を行なうことができない。コア部
にあまり高濃度のイオン注入を行なうと接合耐圧が劣化
するからである。そのため、メモリトランジスタを読み
出す際のマージンが小さくなり、信頼性が低くなる。

本発明はプレーナセル構造の半導体メモリ装置において
、微細化、すなわち高集積化の利点を活かしながら、デ
ータＩ　Ｊき込んだメモリトランジスタのしきい値電圧
を高くシ、また接合耐圧も高くして信頼性を高くするこ
とのできる寥導体メモリ装置を提供することを目的とす
るものである。

本発明はまた、そのような半導体メモリ装置を従来より
少ない工程数で製造することができるようにしてコスト
を低下させる製造方法を提供することを目的とするもの
である。

（課題を解決するための手段） 本発明の半導体メモリ装置は、メモリトランジスタ領域
では複数のメモリトランジスタのソース領域のための連
続した拡散領域と、複数のメモリトランジスタのドレイ
ン領域のための連続した拡散領域とが互いに平行に基板
に形成され、ゲート電極が前記再拡散領域と絶縁されて
再拡散領域に交差する方向に形成されており、書き込ま
れるべきデータに応じて所定のメモリトランジスタのチ
ャネル領域には基板に凹部が形成され、その凹部にはＲ
ｅＢ物が埋め込まれており、メモリトランジスタ領域以
外の領域における素子分離領域には基板に溝が形成され
、その溝には絶縁物が埋め込まれている。

本発明の製造方法は、以下の工程（Ａ）から（Ｄ）を含
んでいる。（Ａ）記憶状態の一方の状態を記憶するメモ
リトランジスタのチャネル領域には凹部、メモリトラン
ジスタ領域以外の領域における素子分離領域には溝を、
同一工程で半導体基板に形成する工程、（１３）前記凹
部及び溝内を絶縁物で埋めて、基板表面を平坦にする工
程。

（Ｃ）ソース領域、ドレイン領域を形成する工程。

（Ｄ）ゲート酸化膜を形成する工程、（Ｅ）ゲート電極
を形成する工程。

（作用） チャネル領域の基板に凹部を形成し絶縁物で埋め込むと
、そのメモリトランジスタのしきい値電圧が高くなり、
また、接合耐圧も大きくなる。

データを書き込むメモリトランジスタのチャネル領域に
絶縁物を埋め込む工程と、メモリ部以外の領域の素子分
離領域に溝を形成して絶縁物を埋め込む工程を同一工程
とすれば、従来において必要であったデータ書込みのた
めの別工程を設ける必要がなくなり、工程数が少なくな
る。

（実施例） 第１図は一実施例のメモリ装置を示す断面図であり、左
側は周辺トランジスタ部、右側はメモリトランジスタ部
を表わしている。第２図は同実施例におけるメモリトラ
ンジスタ部の一部を拡大して示した要部平面図である。

１１はＰ型シリコン基板である。周辺トランジスタ部と
メモリトランジスタ部の間の分離領域。

周辺トランジスタ部のトランジスタ間の分離領域には基
板に溝が掘られて絶縁物が埋め込まれた素子分離領域１
２が形成されている。メモリトランジスタ部においては
５メモリトランジスタにゲート電圧を印加してもデータ
を書き込んだメモリトランジスタがオンにならないよう
にするために、書き込むべきデータに応じて所定のメモ
リトランジスタのチャネル領域には凹部が形成され、そ
の四部には＃＠縁物が埋め込まれてコア部１３が形成さ
れている。素子分離領域１２及びコア部１３の下側には
基板１１巾にＰ型不純物が注入されてチャネルストッパ
層（図示路）が形成されている。

メモリトランジスタ部について説明すると、ソース領域
とドレイン領域はそれぞれ複数個のメモリトランジスタ
について連続する互いに平行な帯状のＮ０拡散領域１４
ｓ、１４ｄとして形成されている。

基板１１上にはゲート酸化膜１５又は膜厚が１０００〜
３０００人程度の厚い酸化必要Ｇを介して多結晶シリコ
ン層にてなるゲート電極（ワードライン）１７が拡散領
域１４　ｓ、１４ｄの長手方向と直交して交差する方向
に形成されている。

拡散領域１４　ｓ、Ｌ４ｄは順にソース領域１４Ｓ、ド
レイン領域１４ｄ、ソース領域１４ｓ、・・・・・・と
なる。

周辺トランジスタ部について説明すると、Ｎ＋拡散領域
によるソース領域２０ｓとドレイン領域２０ｄが形成さ
れ１両拡散領域２０ｓ、２０ｄの間のチャネル領域上に
はゲート酸化膜１５を介して多結晶シリコン層のゲート
電ｗＡ２１が形成されている。

基板１１及びゲート電極１７．２１上にはＰＳＧ膜など
の眉間絶縁膜２２が形成され、眉間絶縁膜２２上にはメ
タル配線２３が形成され、層間絶縁膜２２のコンタクト
ホールを介してメタル配線２３が拡散領域やゲート電極
と接続されている。

メモリトランジスタ領域において、破線で囲まれた領域
３０　（３０ａ、３０ｂなど）は１個のメモリトランジ
スタを表わしている。

各メモリトランジスタのＲＯＭコードを決めるために、
それぞれのチャネル領域の基板に絶縁膜が埋め込まれる
か埋め込まれないかによってしきい値電圧が設定されて
いる。メモリトランジスタ３０ａではそのチャネル領域
に絶縁物が埋め込まれており、メモリトランジスタ３０
ｂでは埋め込まれていない。メモリトランジスタ３０ａ
のワードライン１７が選択されて電圧が印加されたとき
、ドレイン領域（ビットライン）１４ｄからソース領域
１４ｓへは電流は流れない。メモリトランジスタ３０）
）ではそのワードライン１７が選択されてｆｆｆ、圧が
印加されるとビットライン１４ｄからソース領域１４ｓ
へ電流が流れる。これにより、ビットライン１４ｄに接
続されたセンス回路によってＲＯＭの内容が読み出され
る。

第３図により本発明の製造方法の一実施例を説明する。

（Ａ）Ｐ型シリコン基板１１の表面にレジスト４０を形
成する。レジスト４０にはメモリトランジスタ部におい
てデータを書き込むメモリトランジスタのコア部と、メ
モリトランジスタ部以外の領域における素子分離領域に
開口をもつようにパターン化を施す。

このレジスト４０をマスクにして基板１１にエツチング
を施し、コア部の四部４１と素子分離領域の溝４２を形
成する。凹部４１と溝４２の深さは約１０００〜８００
０人とする。寄生トランジスタを防止するチャネルスト
ッパ層とするために。

四部４１と溝４２の底部に基板１１と同じ導電型不純物
であるボロンを注入する。

（Ｂ）レジス１−４０を除去した後、ＣＶＤ法によって
シリコン酸化膜４３を堆積させる。シリコン酸化膜４３
は凹部４１、’１１４４２の深さよりも十分厚い厚さを
もつように、約３０００〜１３０００人とする。

（Ｃ）シリコン酸化膜４３にエッチバックを施し、凹部
４１と溝４２以外の領域のシリコン酸化膜４３を除去し
、凹部４１と溝４２に酸化膜４３が埋め込まれた平坦な
基板表面とする。

（Ｄ）その後は従来のプロセスに従ってメモリトランジ
スタ部と周辺トランジスタ部を形成する。

その工程は、例えば次の如くである。

メモリトランジスタ部のソース領域及びドレイン領域に
開日をもつレジストパターンを写真製版とエツチングに
より形成し、リンまたは砒素などのＮ型不純物を注入す
る。このときの注入条件は通常のＭ、Ｏ８＋−ランジス
タのソース領域及びドレイン領域形成用の条件と同じで
あり、例えば不純物濃度は１０”　〜１０”／　ｃ　〜
３程度、注入エネルギーは３ｏ〜２００ＫｅＶである。

これにより、拡散領域１４ｓ、１４ｄが形成される。

レジストを除去した後、ゲート酸化を行なう。

このとき、拡散領域以外のシリコン基板上にはゲート酸
化膜１５が形成される。ゲート酸化膜１５の膜厚が１０
０〜５００人程度のとき必要散領域１４ｓ、１４ｄ上は
酸化速度が速められて（増速酸化）、膜厚が１０００〜
３０００人程度の厚い酸化必要６が形成される。

次に１通常のプロセスと同様に多結晶シリコン層を形成
し、写真製版とエツチングによりパターン化を施してゲ
ート電極１７．２１を形成する。

拡散領域１４ｓ、１４ｄ上には厚い酸化膜１６が形成さ
れているので、ゲート電極１７と拡散領域１４ｓ、１４
ｄの間は完全に絶縁される。

その後は１周辺トランジスタ部に、リンまたは砒素など
のＮ型不純物を注入して、拡散領域２０ｓ、２０ｄを形
成する。このときの注入条件も通常のＭＯＳトランジス
タのソース領域及びドレイン領域形成用の条件と同じで
ある。そして、注入ダメージを回復するために、熱処理
と酸化を行なう。

その後、通常のプロセスで眉間絶縁膜２２を形成し、コ
ンタクトホールを形成し、メタル配線２３を形成し、最
後にパッシベーション膜を°形成する。

実施例はＮチャネルＭＯＳトランジスタを例にしている
が、導電型を逆にしたＰチャネルＭＯＳトランジスタに
本発明を適用することもできる。

（発明の効果） 本発明では、グー１−電極を再拡散領域に交差する方向
に形成したプレーナセル構造のメモリトランジスタ部に
おいて、書き込むべきデータに応じてしきい値電圧が高
められるメモリトランジスタのチャネル領域の基板に四
部を形成し、絶縁物を埋め込んだので、そのメモリトラ
ンジスタのしきい値電圧が従来のイオン注入による場合
より高くすることができ、かつ接合耐圧も大きくなる。

その結果、半導体メモリ装置としての信頼性が向上する
。

本発明の製造方法では、メモリトランジスタ部のコア部
の酸化物の埋込みと、メモリトランジスタ部以外の領域
での素子分離用の酸化物の埋込みの工程を同一工程とし
たので、データ書込みのための工程を別に設ける必要が
なくなり、その分だけ工程数が少なくなって製造コスト
を下げることができる。

【図面の簡単な説明】

第１図は一実施例のメモリ装置を示す断面図、第２図は
同実施例におけるメモリトランジスタ部の一部を拡大し
て示す要部平面図、第３図は一実施例の製造工程を示す
工程断面図、第４図は従来の半導体メモリ装置を製造工
程とともに示す断面図である。 １１・・・・・・シリコン基板、１２・・・・・・素子
分離領域、１３・・・・・・コア部、１４．　ｓ・・・
・・・ソース領域、１４ｄ・・・・・・ドレイン領域、
１５・・・・・・ゲート酸化膜、１７・・・・・・ゲー
ト電極（ワードライン）。

Claims (2)

【特許請求の範囲】
1. （１）メモリトランジスタ領域では複数のメモリトラン
   ジスタのソース領域のための連続した拡散領域と、複数
   のメモリトランジスタのドレイン領域のための連続した
   拡散領域とが互いに平行に基板に形成され、ゲート電極
   が前記両拡散領域と絶縁されて両拡散領域に交差する方
   向に形成されており、書き込まれるべきデータに応じて
   所定のメモリトランジスタのチャネル領域には基板に凹
   部が形成され、その凹部には絶縁物が埋め込まれており
   、メモリトランジスタ領域以外の領域における素子分離
   領域には基板に溝が形成され、その溝には絶縁物が埋め
   込まれている半導体メモリ装置。
2. （２）以下の工程を含む半導体メモリ装置の製造方法。 （Ａ）記憶状態の一方の状態を記憶するメモリトランジ
   スタのチャネル領域には凹部、メモリトランジスタ領域
   以外の領域における素子分離領域には溝を、同一工程で
   半導体基板に形成する工程、（Ｂ）前記凹部及び溝内を
   絶縁物で埋めて、基板表面を平坦にする工程、 （Ｃ）ソース領域、ドレイン領域を形成する工程、（Ｄ
   ）ゲート酸化膜を形成する工程、 （Ｅ）ゲート電極を形成する工程。