JPH0338626B2 - - Google Patents
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- Publication number
- JPH0338626B2 JPH0338626B2 JP10104385A JP10104385A JPH0338626B2 JP H0338626 B2 JPH0338626 B2 JP H0338626B2 JP 10104385 A JP10104385 A JP 10104385A JP 10104385 A JP10104385 A JP 10104385A JP H0338626 B2 JPH0338626 B2 JP H0338626B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- charging
- comparator
- signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、リニアパルスモータの閉ループ制
御、ACモータのサーボ制御、その他各種の分野
において用いられる乗除算回路に関する。
御、ACモータのサーボ制御、その他各種の分野
において用いられる乗除算回路に関する。
例えばリニアパルスモータの閉ループ制御にお
いては、トルク指令として供給されるDC（直流）
電圧と、磁極位置信号として供給される正弦波信
号とが乗算され、この乗算結果に基づいてモータ
コイルが駆動される。
いては、トルク指令として供給されるDC（直流）
電圧と、磁極位置信号として供給される正弦波信
号とが乗算され、この乗算結果に基づいてモータ
コイルが駆動される。
ところで、従来、上記のような乗算を行う場合
次のいずれかの方法が採られていた。
次のいずれかの方法が採られていた。
DC電圧をデイジタルデータに変換すると共
に、正弦波信号をサンプリングしてデイジタル
データに変換し、これらのデイジタルデータを
デイジタル乗算器によつて乗算し、この乗算結
果をアナログ電圧に変換する。
に、正弦波信号をサンプリングしてデイジタル
データに変換し、これらのデイジタルデータを
デイジタル乗算器によつて乗算し、この乗算結
果をアナログ電圧に変換する。
アナログ乗算器によつて乗算を行う。
しかしながら、上述したの方法の場合は回路
構成が複雑になる問題があり、また、の方法の
場合は、一般に高価なアナログ乗算器を用いなけ
ればならない問題があつた。
構成が複雑になる問題があり、また、の方法の
場合は、一般に高価なアナログ乗算器を用いなけ
ればならない問題があつた。
この発明は上記の事情に鑑みてなされたもの
で、その目的は構成が簡単で価格が安く、しかも
拡張性が高いアナログ乗除算回路を提供すること
にある。
で、その目的は構成が簡単で価格が安く、しかも
拡張性が高いアナログ乗除算回路を提供すること
にある。
この発明は次の各構成要件を具備してなるもの
である。
である。
(a) 第１の電圧が一方の入力端へ供給されるヒス
テリシス特性を有する比較器。
テリシス特性を有する比較器。
(b) 出力が前記比較器の他方の入力端へ供給され
る第１の充放電回路。
る第１の充放電回路。
(c) 前記比較器の出力に応じて、第２の電圧また
はこの第２の電圧の極性を反転した電圧を前記
第１の充放電回路へ印加する手段。
はこの第２の電圧の極性を反転した電圧を前記
第１の充放電回路へ印加する手段。
(d) 前記第１の充放電回路と同じ時定数の第２の
充放電回路。
充放電回路。
(e) 前記比較器の出力に応じて、第３の電圧また
はこの第３の電圧の極性を反転した電圧を前記
第２の充放電回路へ印加する手段。
はこの第３の電圧の極性を反転した電圧を前記
第２の充放電回路へ印加する手段。
第１図は、この発明の一実施例の構成を示す回
路図である。この図において、T1〜T3は各々入
力端子、１，２は各々利得１の反転増幅器、３は
ヒステリシス特性を有する比較器、４，５は各々
同一構成によるアナログスイツチである。これら
のアナログスイツチ５，６は共に、比較器３の出
力信号Ｓ１によつてオン／オフ制御されるもの
で、信号Ｓ１が“Ｌ”（ローレベル）の時は、ス
イツチ４ａ，５ａが開、スイツチ４ｂ，５ｂが閉
（図に示す状態）となり、また、信号Ｓ１が“Ｈ”
（ハイレベル）の時は、スイツチ４ａ，５ａが閉、
スイツチ４ｂ，５ｂが開となる。６，７は各々抵
抗６ａ（７ａ）およびコンデンサ６ｂ（７ｂ）から
構成される充放電回路であり、抵抗６ａ，コンデ
ンサ６ｂによる時定数と、抵抗７ａ、コンデンサ
７ｂによる時定数とが各々同一となつている。ま
た、８はローパスフイルタ、Ｔ４は出力端子であ
る。
路図である。この図において、T1〜T3は各々入
力端子、１，２は各々利得１の反転増幅器、３は
ヒステリシス特性を有する比較器、４，５は各々
同一構成によるアナログスイツチである。これら
のアナログスイツチ５，６は共に、比較器３の出
力信号Ｓ１によつてオン／オフ制御されるもの
で、信号Ｓ１が“Ｌ”（ローレベル）の時は、ス
イツチ４ａ，５ａが開、スイツチ４ｂ，５ｂが閉
（図に示す状態）となり、また、信号Ｓ１が“Ｈ”
（ハイレベル）の時は、スイツチ４ａ，５ａが閉、
スイツチ４ｂ，５ｂが開となる。６，７は各々抵
抗６ａ（７ａ）およびコンデンサ６ｂ（７ｂ）から
構成される充放電回路であり、抵抗６ａ，コンデ
ンサ６ｂによる時定数と、抵抗７ａ、コンデンサ
７ｂによる時定数とが各々同一となつている。ま
た、８はローパスフイルタ、Ｔ４は出力端子であ
る。
次に、上記構成による回路の動作を説明する。
まず、第１図に示すブロツクＢ１の動作から説明
する。いま、入力端子Ｔ１，Ｔ２へ各々電圧V1，
V2（V1＜V2）を印加したとする。この場合、第
２図イおよびロに示すように、充放電回路６の出
力信号Ｓ２が電圧V1より小の時は比較器３の出
力信号Ｓ１が“Ｈ”となり、したがつてスイツチ
４ａがオン、スイツチ４ｂがオフとなり、電圧
V2がスイツチ４ａを介して充放電回路６へ印加
される。これにより、コンデンサ６ａが充電さ
れ、信号Ｓ２が遂次増大する。次に、信号Ｓ２が
電圧V1を越え、比較器３のヒステリシス特性に
よつて決まる電圧VH（第２図イ参照）に達する
と、比較器３の出力信号Ｓ１が“Ｌ”に反転し、
したがつてスイツチ４ｂがオン、スイツチ４ａが
オフとなり、反転増幅器１の出力電圧−V2がス
イツチ４ｂを介して充放電回路６へ印加される。
これにより、以後コンデンサ６ｂが放電し、信号
Ｓ２が逐次減少する。そして、信号Ｓ２のレベル
が電圧V1以下に減少し、比較器３のヒステリシ
ス特性によつて決まる電圧VL（第２図イ参照）に
達すると、比較器３の出力信号Ｓ１が再び“Ｈ”
に反転し、これにより再びスイツチ４ａがオン、
スイツチ４ｂがオフとなり、以下上記動作が繰返
される。このようにして、平均電圧が電圧V1と
等しい信号Ｓ２が得られる。
まず、第１図に示すブロツクＢ１の動作から説明
する。いま、入力端子Ｔ１，Ｔ２へ各々電圧V1，
V2（V1＜V2）を印加したとする。この場合、第
２図イおよびロに示すように、充放電回路６の出
力信号Ｓ２が電圧V1より小の時は比較器３の出
力信号Ｓ１が“Ｈ”となり、したがつてスイツチ
４ａがオン、スイツチ４ｂがオフとなり、電圧
V2がスイツチ４ａを介して充放電回路６へ印加
される。これにより、コンデンサ６ａが充電さ
れ、信号Ｓ２が遂次増大する。次に、信号Ｓ２が
電圧V1を越え、比較器３のヒステリシス特性に
よつて決まる電圧VH（第２図イ参照）に達する
と、比較器３の出力信号Ｓ１が“Ｌ”に反転し、
したがつてスイツチ４ｂがオン、スイツチ４ａが
オフとなり、反転増幅器１の出力電圧−V2がス
イツチ４ｂを介して充放電回路６へ印加される。
これにより、以後コンデンサ６ｂが放電し、信号
Ｓ２が逐次減少する。そして、信号Ｓ２のレベル
が電圧V1以下に減少し、比較器３のヒステリシ
ス特性によつて決まる電圧VL（第２図イ参照）に
達すると、比較器３の出力信号Ｓ１が再び“Ｈ”
に反転し、これにより再びスイツチ４ａがオン、
スイツチ４ｂがオフとなり、以下上記動作が繰返
される。このようにして、平均電圧が電圧V1と
等しい信号Ｓ２が得られる。
ところで、上述したブロツクＢ１内の回路は、
０＜V1＜V2を条件として電圧V2を平均電圧がV1
の信号Ｓ２に変換する回路とみることができる。
そして、電圧V1およびV2の比率を電圧変換率Ｒ
と定義すると、この電圧変換率Ｒは、 Ｒ＝V1／V2 ……(1) なる式で与えられる。また、第３図に示すよう
に、信号Ｓ２の立上り部は電圧VLからV2に向か
つて指数関数的に変化する波形の一部を成してお
り、一方、信号Ｓ２の立上り部は電圧VHから電
圧−V2に向かつて変化する波形の一部を成して
いる。ここで、０＜V1＜V2の条件により、電圧
V2と電圧VLとの差は、電圧VHと電圧−V2との差
より小になる。したがつて、信号Ｓ２の立上り時
間（充電時間）T1は、立下り時間（放電時間）
T2よりも大になることが判る。また、両者の比
率T1／T2は、例えば電圧変換率Ｒが「０」の場
合（すなわち電圧V1が「０」の場合）に「１」
になり、電圧変換率Ｒが大になるに従つて（すな
わち電圧V1が大になるに従つて）大となること
が判る。換言すれば、電圧変換率Ｒに対して、比
率T1／T2が一義的に決定される。
０＜V1＜V2を条件として電圧V2を平均電圧がV1
の信号Ｓ２に変換する回路とみることができる。
そして、電圧V1およびV2の比率を電圧変換率Ｒ
と定義すると、この電圧変換率Ｒは、 Ｒ＝V1／V2 ……(1) なる式で与えられる。また、第３図に示すよう
に、信号Ｓ２の立上り部は電圧VLからV2に向か
つて指数関数的に変化する波形の一部を成してお
り、一方、信号Ｓ２の立上り部は電圧VHから電
圧−V2に向かつて変化する波形の一部を成して
いる。ここで、０＜V1＜V2の条件により、電圧
V2と電圧VLとの差は、電圧VHと電圧−V2との差
より小になる。したがつて、信号Ｓ２の立上り時
間（充電時間）T1は、立下り時間（放電時間）
T2よりも大になることが判る。また、両者の比
率T1／T2は、例えば電圧変換率Ｒが「０」の場
合（すなわち電圧V1が「０」の場合）に「１」
になり、電圧変換率Ｒが大になるに従つて（すな
わち電圧V1が大になるに従つて）大となること
が判る。換言すれば、電圧変換率Ｒに対して、比
率T1／T2が一義的に決定される。
次に、ブロツクＢ２内の回路において、反転増
幅器２、アナログスイツチ５、充放電回路７の構
成は、各々上述したブロツクＢ１内の反転増幅器
１、アナログスイツチ４、充放電回路６の構成と
同一である。したがつて、アナログスイツチ５へ
比較器３の出力信号Ｓ１が印加されると、出力信
号Ｓ１に従つて、電圧V3および−V3が交互に充
放電回路７に印加される。その際、電圧V3が印
加される時間は充電時間T1であり、電圧−V3が
印加される時間は放電時間T2である。そして、
両者の比率T1／T2によつて、充放電回路７の出
力電圧の平均値V0が決定される。この平均電圧
V0は、ローパスフイルタ８を介して（充放電回
路７の出力電圧の高周波成分が除去されて）出力
端子Ｔ４から出力される。ここで、前述のよう
に、充放電回路６と充放電回路７とは全く同様に
構成されており、充電時間T1および放電時間T2
も共通している。また、電圧変換率Ｒは比率
T1／T2に対して一義的に決定される。したがつ
て、電圧V0と電圧V3との比率V0／V3は、(1)式に
おける電圧変換率Ｒ（＝V1／V2）に等しくなる。
すなわち、出力端子Ｔ４に得られる出力電圧V0
は、 V0＝V3V1／V2 ……(2) となる。
幅器２、アナログスイツチ５、充放電回路７の構
成は、各々上述したブロツクＢ１内の反転増幅器
１、アナログスイツチ４、充放電回路６の構成と
同一である。したがつて、アナログスイツチ５へ
比較器３の出力信号Ｓ１が印加されると、出力信
号Ｓ１に従つて、電圧V3および−V3が交互に充
放電回路７に印加される。その際、電圧V3が印
加される時間は充電時間T1であり、電圧−V3が
印加される時間は放電時間T2である。そして、
両者の比率T1／T2によつて、充放電回路７の出
力電圧の平均値V0が決定される。この平均電圧
V0は、ローパスフイルタ８を介して（充放電回
路７の出力電圧の高周波成分が除去されて）出力
端子Ｔ４から出力される。ここで、前述のよう
に、充放電回路６と充放電回路７とは全く同様に
構成されており、充電時間T1および放電時間T2
も共通している。また、電圧変換率Ｒは比率
T1／T2に対して一義的に決定される。したがつ
て、電圧V0と電圧V3との比率V0／V3は、(1)式に
おける電圧変換率Ｒ（＝V1／V2）に等しくなる。
すなわち、出力端子Ｔ４に得られる出力電圧V0
は、 V0＝V3V1／V2 ……(2) となる。
しかして、上記(2)式から明らかなように、第１
図に示す回路は、電圧V1を一定とすると、出力
電圧V0がV3／V2に比例する値となり、除算器と
して動作する。また、電圧V2を一定とすると、
出力電圧V0がV3V1に比例する値となり、乗算器
として動作する。
図に示す回路は、電圧V1を一定とすると、出力
電圧V0がV3／V2に比例する値となり、除算器と
して動作する。また、電圧V2を一定とすると、
出力電圧V0がV3V1に比例する値となり、乗算器
として動作する。
以上が第１図に示す実施例の詳細である。上記
実施例は構成が簡単であると共に、拡張性に富ん
でいる。すなわち、例えばブロツクＢ２と同一構
成のブロツクＢ３，Ｂ４を追加し、これらのブロ
ツクＢ３，Ｂ４の各入力端子Ｔ３へ電圧V4，V5
を印加し、各アナログスイツチ５を信号Ｓ１で駆
動すれば、V1・V3に比例する電圧だけでなく、
V1・V4、V1・V5に比例する電圧をも同時に得る
ことができる。
実施例は構成が簡単であると共に、拡張性に富ん
でいる。すなわち、例えばブロツクＢ２と同一構
成のブロツクＢ３，Ｂ４を追加し、これらのブロ
ツクＢ３，Ｂ４の各入力端子Ｔ３へ電圧V4，V5
を印加し、各アナログスイツチ５を信号Ｓ１で駆
動すれば、V1・V3に比例する電圧だけでなく、
V1・V4、V1・V5に比例する電圧をも同時に得る
ことができる。
また、上記実施例は次の様は利用法も可能であ
る。すなわち、ブロツクＢ１からブロツクＢ２へ
伝送される信号Ｓ１は２値レベルのデイジタル信
号であり、ブロツクＢ１をＢ２とが離れている場
合においても、信号の減衰に関係なく情報を正確
に伝送することができる。したがつて、電圧V3
を電圧V2と等しくし（V3＝V2）、そして信号Ｓ
１を例えば光フアイバによつてブロツクＢ２へ伝
送すれば、出力端子Ｔ４にV0＝V1なる電圧を得
ることができる。すなわち、ブロツクＢ１からＢ
２へアナログ信号を正確に伝送することが可能と
なる。なお、V3＝＼V2の場合は、出力端子Ｔ４に、
V1・V3に比例する電圧が得られることが勿論で
ある。
る。すなわち、ブロツクＢ１からブロツクＢ２へ
伝送される信号Ｓ１は２値レベルのデイジタル信
号であり、ブロツクＢ１をＢ２とが離れている場
合においても、信号の減衰に関係なく情報を正確
に伝送することができる。したがつて、電圧V3
を電圧V2と等しくし（V3＝V2）、そして信号Ｓ
１を例えば光フアイバによつてブロツクＢ２へ伝
送すれば、出力端子Ｔ４にV0＝V1なる電圧を得
ることができる。すなわち、ブロツクＢ１からＢ
２へアナログ信号を正確に伝送することが可能と
なる。なお、V3＝＼V2の場合は、出力端子Ｔ４に、
V1・V3に比例する電圧が得られることが勿論で
ある。
以上説明したように、この発明によれば、構成
が簡単かつ安価であつて、しかも拡張性の高いア
ナログ乗除算回路を得ることができる。また、こ
の発明はアナログ信号伝送手段としても使用する
ことができ、この場合、アナログ信号を減衰させ
ることなく正確に伝送し得る効果が得られる。
が簡単かつ安価であつて、しかも拡張性の高いア
ナログ乗除算回路を得ることができる。また、こ
の発明はアナログ信号伝送手段としても使用する
ことができ、この場合、アナログ信号を減衰させ
ることなく正確に伝送し得る効果が得られる。
第１図はこの発明の一実施例の構成を示す回路
図、第２図は第１図における信号Ｓ２およびＳ１
の波形を示す波形図、第３図は信号Ｓ２の詳細波
形を示す波形図である。 １，２……反転増幅器、３……比較器、４，５
……アナログスイツチ、６，７……充放電回路。
図、第２図は第１図における信号Ｓ２およびＳ１
の波形を示す波形図、第３図は信号Ｓ２の詳細波
形を示す波形図である。 １，２……反転増幅器、３……比較器、４，５
……アナログスイツチ、６，７……充放電回路。
Claims (1)
- 【特許請求の範囲】 １ (a) 第１の電圧が一方の入力端へ供給される
ヒステリシス特性を有する比較器と、 (b) その出力が前記比較器の他方の入力端へ供給
される第１の充放電回路と、 (c) 前記比較器の出力に応じて、第２の電圧また
はこの第２の電圧の極性を反転した電圧を前記
第１の充放電回路へ印加する手段と、 (d) 前記第１の充放電回路と同じ時定数の第２の
充放電回路と、 (e) 前記比較器の出力に応じて、第３の電圧また
はこの第３の電圧の極性を反転した電圧を前記
第２の充放電回路へ印加する手段と、 を具備し、前記第２の充放電回路の出力が乗算結
果または除算結果として取り出されることを特徴
とする乗除算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104385A JPS61259376A (ja) | 1985-05-13 | 1985-05-13 | 乗除算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10104385A JPS61259376A (ja) | 1985-05-13 | 1985-05-13 | 乗除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61259376A JPS61259376A (ja) | 1986-11-17 |
| JPH0338626B2 true JPH0338626B2 (ja) | 1991-06-11 |
Family
ID=14290110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10104385A Granted JPS61259376A (ja) | 1985-05-13 | 1985-05-13 | 乗除算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61259376A (ja) |
-
1985
- 1985-05-13 JP JP10104385A patent/JPS61259376A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61259376A (ja) | 1986-11-17 |
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