JPH0338917A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH0338917A JPH0338917A JP1174600A JP17460089A JPH0338917A JP H0338917 A JPH0338917 A JP H0338917A JP 1174600 A JP1174600 A JP 1174600A JP 17460089 A JP17460089 A JP 17460089A JP H0338917 A JPH0338917 A JP H0338917A
- Authority
- JP
- Japan
- Prior art keywords
- back gate
- channel
- type
- inverter circuit
- type transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001052 transient effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインバータ回路に関する。
従来、ＣＭＯ３型Ｏ３のインバータ回路は、共通ゲート
Ｇを有する一対のＰタイプトランジスタとＮタイプトラ
ンジスタがドレイン電圧■ＤＤのドレイン電源端Ｔｏと
ソース電圧Ｖ９Ｓのソース電源端Ｔｓとの間にシリーズ
に接続されていた。
Ｇを有する一対のＰタイプトランジスタとＮタイプトラ
ンジスタがドレイン電圧■ＤＤのドレイン電源端Ｔｏと
ソース電圧Ｖ９Ｓのソース電源端Ｔｓとの間にシリーズ
に接続されていた。
Ｐタイプ及びＮタイプトランジスタのバックゲートは、
それぞれのドレイン及びソースに接続され、ドレイン電
圧ＶＤＤ及びソース電圧ＶＳＳにバイアスされていた。
それぞれのドレイン及びソースに接続され、ドレイン電
圧ＶＤＤ及びソース電圧ＶＳＳにバイアスされていた。
上述した従来のインバータ回路は、ＣＭＯ３型Ｏ３のＰ
タイプトランジスタとＮタイプトランジスタのバックゲ
ートが直接それぞれのドレインとソースに接続されてい
ており、出力電圧の波形の立上り及び立下りが急峻であ
るので、高速の周波数で回路動作する場合に、ノイズ等
を発生して次段の論理回路の誤動作を誘発するという欠
点があった。
タイプトランジスタとＮタイプトランジスタのバックゲ
ートが直接それぞれのドレインとソースに接続されてい
ており、出力電圧の波形の立上り及び立下りが急峻であ
るので、高速の周波数で回路動作する場合に、ノイズ等
を発生して次段の論理回路の誤動作を誘発するという欠
点があった。
本発明の目的は、ノイズの発生の少いインバータ回路を
提供することにある。
提供することにある。
本発明のインバータ回路は、共通ゲートが入力端に接続
する第１のＰタイプトランジスタと第１のＮタイプトラ
ンジスタが、ドレイン電源端とソース電源端との間にシ
リーズに接続されたＣＭＯ３型Ｏ３のインバータ回路に
おいて、前記第１のＰタイプトラジスタのバックゲート
が第２のＰ（Ｎ）タイプトランジスタのソースに接続さ
れ、前記第１のＮタイプトランジスタのバックゲートが
第２のＮ（Ｐ）タイプトランジスタのドレインにかつ前
記第２のＰ及びＮタイプトランジスタの共通ゲートが前
記入力端に接続されて構成されている。
する第１のＰタイプトランジスタと第１のＮタイプトラ
ンジスタが、ドレイン電源端とソース電源端との間にシ
リーズに接続されたＣＭＯ３型Ｏ３のインバータ回路に
おいて、前記第１のＰタイプトラジスタのバックゲート
が第２のＰ（Ｎ）タイプトランジスタのソースに接続さ
れ、前記第１のＮタイプトランジスタのバックゲートが
第２のＮ（Ｐ）タイプトランジスタのドレインにかつ前
記第２のＰ及びＮタイプトランジスタの共通ゲートが前
記入力端に接続されて構成されている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図である。
インバータ回路は、従来のＣＭＯ３型Ｏ３のインバータ
回路の第１のＰタイプトランジスタＱｐ＋及び第１のＮ
タイプトランジスタＱＰ２のバックゲート・電源端の間
Ｂ Ｇ ｐ −Ｔ ｏ及びＢＧｓ −Ｔｓ間に、それぞ
れバックゲート制御用の第２のＰタイプトランジスタＱ
Ｐ２及びＮタイプトランジスタＱＮ２のドレイン・ソー
スを挿入し、それぞれのゲートを共通ゲートＧに接続す
るバックゲート電源１を付加して構成されている。
回路の第１のＰタイプトランジスタＱｐ＋及び第１のＮ
タイプトランジスタＱＰ２のバックゲート・電源端の間
Ｂ Ｇ ｐ −Ｔ ｏ及びＢＧｓ −Ｔｓ間に、それぞ
れバックゲート制御用の第２のＰタイプトランジスタＱ
Ｐ２及びＮタイプトランジスタＱＮ２のドレイン・ソー
スを挿入し、それぞれのゲートを共通ゲートＧに接続す
るバックゲート電源１を付加して構成されている。
第２図は第１図の回路の動作を説明するための出力電圧
の波形図である。
の波形図である。
トランジスタＱｐ＋及びＱＮＩのバックゲート電圧ｖｎ
Ｐ及びＶＢＮは、第１のトランジスタのオン動作時点で
第２のトランジスタのダイオード電圧ＶＦ分だけそれぞ
れの電源電圧ＶＤＤ、 ＶＢ２からシフトされる。
Ｐ及びＶＢＮは、第１のトランジスタのオン動作時点で
第２のトランジスタのダイオード電圧ＶＦ分だけそれぞ
れの電源電圧ＶＤＤ、 ＶＢ２からシフトされる。
このため、立上り及び立下りの過度時に第１のトランジ
スタＱＰＩ及びＱ旧は急峻にオン状態に移らず、破線Ａ
に示すように出力電圧Ｖ。の波形は、実線Ｂに示す従来
の波形に比べて過度時点ｔ１〜ｔ４でゆるやかになりノ
イズを発生しない また、スイッチング能力としては変化はないので、遅延
時間等の影響はない。
スタＱＰＩ及びＱ旧は急峻にオン状態に移らず、破線Ａ
に示すように出力電圧Ｖ。の波形は、実線Ｂに示す従来
の波形に比べて過度時点ｔ１〜ｔ４でゆるやかになりノ
イズを発生しない また、スイッチング能力としては変化はないので、遅延
時間等の影響はない。
第３図は本発明の第２の実施例の回路図である。
本実施例のバックゲート電源１．は、第１図のバックゲ
ート電源１のバックゲート制御用の第２のトランジスタ
ＱＰ２．ＱＮ２の上下を入れ換えて、第１のトランジス
タに組み合せている。
ート電源１のバックゲート制御用の第２のトランジスタ
ＱＰ２．ＱＮ２の上下を入れ換えて、第１のトランジス
タに組み合せている。
この場合も、第１の実施例と同様の効果が得られる。
以上説明したように本発明は、ＣＭＯ３型Ｏ３のインバ
ータ回路のＰタイプトランジスタ及びＮタイプトランジ
スタのそれぞれのバックゲートと電源端間にバックゲー
ト制御用トランジスタを挿入してバックゲート電圧をそ
れぞれ基準電位よりシフトさせることにより、スイッチ
過度時のトランジスタの急峻なオン・オフをおさえて出
力波形の立上り及び立下りをなだらかにすることができ
るので、ノイズ発生を減少させる効果がある。
ータ回路のＰタイプトランジスタ及びＮタイプトランジ
スタのそれぞれのバックゲートと電源端間にバックゲー
ト制御用トランジスタを挿入してバックゲート電圧をそ
れぞれ基準電位よりシフトさせることにより、スイッチ
過度時のトランジスタの急峻なオン・オフをおさえて出
力波形の立上り及び立下りをなだらかにすることができ
るので、ノイズ発生を減少させる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の回路の動作を説明するための出力電圧の波形図、第
３図は本発明の第２の実施例の回路図である。 １．１．・・・バックゲート電源、ＢＧＮ ＢＧｐ・
・・バックゲート、Ｇ・・・共通ゲート、ＱＮＩ、ＱＮ
２・・・第１．第２のＮタイプトランジスタ、ＱＰＩＩ
ＱＰ２・・・第１．第２のＰタイプトランジスタ、ＶＢ
Ｎ、Ｖａｐ・・・バックゲート電圧、Ｖｏ・・・ゲート
電圧、ｖ（。 ・・・出力電圧６
図の回路の動作を説明するための出力電圧の波形図、第
３図は本発明の第２の実施例の回路図である。 １．１．・・・バックゲート電源、ＢＧＮ ＢＧｐ・
・・バックゲート、Ｇ・・・共通ゲート、ＱＮＩ、ＱＮ
２・・・第１．第２のＮタイプトランジスタ、ＱＰＩＩ
ＱＰ２・・・第１．第２のＰタイプトランジスタ、ＶＢ
Ｎ、Ｖａｐ・・・バックゲート電圧、Ｖｏ・・・ゲート
電圧、ｖ（。 ・・・出力電圧６
Claims (1)
- 共通ゲートが入力端に接続する第１のＰタイプトランジ
スタと第１のＮタイプトランジスタが、ドレイン電源端
とソース電源端との間にシリーズに接続されたＣＭＯＳ
型ＩＣのインバータ回路において、前記第１のＰタイプ
トラジスタのバックゲートが第２のＰ（Ｎ）タイプトラ
ンジスタのソースに接続され、前記第１のＮタイプトラ
ンジスタのバックゲートが第２のＮ（Ｐ）タイプトラン
ジスタのドレインにかつ前記第２のＰ及びＮタイプトラ
ンジスタの共通ゲートが前記入力端に接続されているこ
とを特徴とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174600A JPH0338917A (ja) | 1989-07-05 | 1989-07-05 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174600A JPH0338917A (ja) | 1989-07-05 | 1989-07-05 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338917A true JPH0338917A (ja) | 1991-02-20 |
Family
ID=15981410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174600A Pending JPH0338917A (ja) | 1989-07-05 | 1989-07-05 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338917A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552723A (en) * | 1991-07-26 | 1996-09-03 | Kabushiki Kaisha Toshiba | CMOS output circuit compensating for back-gate bias effects |
| DE4404132C2 (de) * | 1993-02-10 | 2003-03-06 | Fairchild Semiconductor Corp N | Abschaltbare Vollausschlag-Pufferschaltung mit einer Isolierung bei mehrfacher Leistungsversorgung |
| WO2008114379A1 (ja) * | 2007-03-19 | 2008-09-25 | Fujitsu Limited | インバータ回路および平衡入力型インバータ回路 |
| DE10200859B4 (de) * | 2001-01-12 | 2008-11-13 | Hewlett-Packard Development Co., L.P., Houston | Komplementärer Metalloxid-Halbleiter-Feldeffekt-Transistor-Inverter und Verfahren zum Manipulieren einer Zeitverzögerung bei demselben |
-
1989
- 1989-07-05 JP JP1174600A patent/JPH0338917A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552723A (en) * | 1991-07-26 | 1996-09-03 | Kabushiki Kaisha Toshiba | CMOS output circuit compensating for back-gate bias effects |
| DE4404132C2 (de) * | 1993-02-10 | 2003-03-06 | Fairchild Semiconductor Corp N | Abschaltbare Vollausschlag-Pufferschaltung mit einer Isolierung bei mehrfacher Leistungsversorgung |
| DE10200859B4 (de) * | 2001-01-12 | 2008-11-13 | Hewlett-Packard Development Co., L.P., Houston | Komplementärer Metalloxid-Halbleiter-Feldeffekt-Transistor-Inverter und Verfahren zum Manipulieren einer Zeitverzögerung bei demselben |
| WO2008114379A1 (ja) * | 2007-03-19 | 2008-09-25 | Fujitsu Limited | インバータ回路および平衡入力型インバータ回路 |
| JPWO2008114379A1 (ja) * | 2007-03-19 | 2010-07-01 | 富士通株式会社 | インバータ回路および平衡入力型インバータ回路 |
| US7847616B2 (en) | 2007-03-19 | 2010-12-07 | Fujitsu Limited | Inverter circuit and balanced input inverter circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2011166449A (ja) | トランスミッションゲート及び半導体装置 | |
| KR900005455A (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| US6025756A (en) | Oscillation circuit | |
| US6753707B2 (en) | Delay circuit and semiconductor device using the same | |
| KR100263785B1 (ko) | 상보형 금속 산화막 반도체 회로 | |
| GB2570805A (en) | Interface circuit | |
| DE602004006734D1 (de) | Schmitt-trigger-schaltung in soi-technik | |
| JPH0338917A (ja) | インバータ回路 | |
| JP3068752B2 (ja) | 半導体装置 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JPH0212055B2 (ja) | ||
| JPH05284005A (ja) | レベルシフト回路 | |
| JPH04217116A (ja) | 出力回路 | |
| TWM576366U (zh) | 具輔助電路之位準轉換電路 | |
| JPH04175010A (ja) | 出力バッファ回路 | |
| JPH0786912A (ja) | レベル変換回路 | |
| KR940005875Y1 (ko) | 씨모스 출력 버퍼회로 | |
| JPH088706A (ja) | 半導体集積回路 | |
| KR200296045Y1 (ko) | 링오실레이터 | |
| JP2946817B2 (ja) | レベル変換集積回路 | |
| JPH03104412A (ja) | 遅延回路 | |
| JPH05110401A (ja) | 出力バツフア | |
| Jain et al. | Comparative analysis of delay for sub-threshold CMOS logics | |
| JPH0218959A (ja) | 出力回路 | |
| JP2013214816A (ja) | レベル変換回路 |