JPH0339438B2 - - Google Patents
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- Publication number
- JPH0339438B2 JPH0339438B2 JP5385584A JP5385584A JPH0339438B2 JP H0339438 B2 JPH0339438 B2 JP H0339438B2 JP 5385584 A JP5385584 A JP 5385584A JP 5385584 A JP5385584 A JP 5385584A JP H0339438 B2 JPH0339438 B2 JP H0339438B2
- Authority
- JP
- Japan
- Prior art keywords
- time switch
- time
- frame
- switch memory
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はエラステイツクバツフア兼用時間スイ
ツチに関する。
ツチに関する。
一般に時分割デイジタル交換機においては、該
交換機装置間でPCM信号の伝送を行うとき装置
架間の伝送遅延時間により信号に数ビツトの位相
差が生じ、これを補償しないと時間スイツチメモ
リでの信号の書込み読出しが確実に行われないと
いう問題がある。従来は前記時間スイツチメモリ
とは別に10ビツト程度のエラステイツクストア回
路を設けて装置間の信号を一時的に蓄積する位相
差補償方法が採られている。しかるにこの方法で
はハードウエアが増加し経済的でないという欠点
があつた。
交換機装置間でPCM信号の伝送を行うとき装置
架間の伝送遅延時間により信号に数ビツトの位相
差が生じ、これを補償しないと時間スイツチメモ
リでの信号の書込み読出しが確実に行われないと
いう問題がある。従来は前記時間スイツチメモリ
とは別に10ビツト程度のエラステイツクストア回
路を設けて装置間の信号を一時的に蓄積する位相
差補償方法が採られている。しかるにこの方法で
はハードウエアが増加し経済的でないという欠点
があつた。
本発明の目的は、時間スイツチメモリの構成お
よび書込み読出し制御法に工夫を加えることによ
り上記欠点を除去し、時間スイツチメモリにエラ
ステイツクストア機能を持たせた経済的なエラス
テイツクバツフア兼用時間スイツチを提供するこ
とにある。
よび書込み読出し制御法に工夫を加えることによ
り上記欠点を除去し、時間スイツチメモリにエラ
ステイツクストア機能を持たせた経済的なエラス
テイツクバツフア兼用時間スイツチを提供するこ
とにある。
本発明によるエラステイツクバツフア兼用時間
スイツチは、時分割デイジタル交換を行う時間ス
イツチであつて、１フレームごとに交互に書込み
と読出しを行う２面の時間スイツチメモリから成
り、書込み時には外部フレームパルスおよび外部
クロツクによつて動作し読出し時には内部フレー
ムパルスおよび前記外部クロツクよりも速い速度
の内部クロツクによつて動作し、且つ読出し側の
１フレーム内において前記時間スイツチメモリか
ら読出しを行わないガードタイムを該時間スイツ
チメモリの切替時点の前後に設けるようになすこ
とを特徴とする。
スイツチは、時分割デイジタル交換を行う時間ス
イツチであつて、１フレームごとに交互に書込み
と読出しを行う２面の時間スイツチメモリから成
り、書込み時には外部フレームパルスおよび外部
クロツクによつて動作し読出し時には内部フレー
ムパルスおよび前記外部クロツクよりも速い速度
の内部クロツクによつて動作し、且つ読出し側の
１フレーム内において前記時間スイツチメモリか
ら読出しを行わないガードタイムを該時間スイツ
チメモリの切替時点の前後に設けるようになすこ
とを特徴とする。
〔発明の実施例〕
次に図面を参照して本発明について説明する。
第１図は本発明のエラステイツクバツフア兼用
時間スイツチの一実施例を示すブロツク図であ
る。同図において、エラステイツクバツフア兼用
時間スイツチは１フレームごとに交互に書込みと
読出しを行う２面の時間スイツチメモリ１０，Ｂ
１１、から成り、該各時間スイツチメモリ（例え
ば時間スイツチメモリA10）は、入力信号（例え
ば８ビツトPCM信号）の書込み時には速度fo（例
えば2.048MHz）の外部クロツク（以下外部クロ
ツクfoと称す）および外部フレームパルスFPo
（例えば2ms）によつて動作し、また読出し時に
は前記外部クロツクfoよりも速い（例えば1.2倍）
の速度fiの内部クロツク（以下内部クロツクfiと
称す）および内部フレームパルスFPi（前記外部
クロツクパルスFPoと等しい2ms）によつて動作
する。前記時間スイツチメモリＢ１１についても
同様である。
時間スイツチの一実施例を示すブロツク図であ
る。同図において、エラステイツクバツフア兼用
時間スイツチは１フレームごとに交互に書込みと
読出しを行う２面の時間スイツチメモリ１０，Ｂ
１１、から成り、該各時間スイツチメモリ（例え
ば時間スイツチメモリA10）は、入力信号（例え
ば８ビツトPCM信号）の書込み時には速度fo（例
えば2.048MHz）の外部クロツク（以下外部クロ
ツクfoと称す）および外部フレームパルスFPo
（例えば2ms）によつて動作し、また読出し時に
は前記外部クロツクfoよりも速い（例えば1.2倍）
の速度fiの内部クロツク（以下内部クロツクfiと
称す）および内部フレームパルスFPi（前記外部
クロツクパルスFPoと等しい2ms）によつて動作
する。前記時間スイツチメモリＢ１１についても
同様である。
次に第１図の時間スイツチメモリにおけるタイ
ムチヤートの一例を示す第２図を用いて本実施例
の動作について説明すると、同図において、時間
スイツチメモリＡ１０およびＢ１１では2msフレ
ームごとに書込みサイクルＷと読出しサイクルＲ
とが交互に繰り返される。第１の2msフレームで
は、前記外部クロツクfoおよび外部フレームパル
スFPoで例えば前記時間スイツチメモリＡ１０に
８ビツトPCM信号が書込まれ、前記内部クロツ
クfiおよび内部フレームパルスFPiで前記時間ス
イツチメモリＢ１１内容の読出しが行われる。次
いで第２の2msフレームでは同様に前記時間スイ
ツチメモリＢ１１への書込みと前記時間スイツチ
メモリＡ１０からの読出しが行われ、以後１フレ
ームごとにこれら書込みサイクルＷと読出しサイ
クルＲとが交互に繰り返される。ここで任意の１
フレームに着目すれば、前述したように内部クロ
ツクfiの速度＞外部クロツクfoの速度の条件によ
り前記読出しサイクルＲにおいて読出しを行わな
いガードタイムが生じ、前記時間スイツチメモリ
Ａ１０，Ｂ１１の切替時点Ｓの前後にガードタイ
ムT1，T2を設定することができる。前記外部フ
レームパルスFPoと外部クロツクfoの遅延時間に
より前記ガードタイムT1，T2は変化するが、該
ガードタイムT1，T2＞０である限り機能上の支
障はない。従つて該ガードタイムT1，T2をエラ
ステイツクバツフアとして使用できることは明ら
かである。
ムチヤートの一例を示す第２図を用いて本実施例
の動作について説明すると、同図において、時間
スイツチメモリＡ１０およびＢ１１では2msフレ
ームごとに書込みサイクルＷと読出しサイクルＲ
とが交互に繰り返される。第１の2msフレームで
は、前記外部クロツクfoおよび外部フレームパル
スFPoで例えば前記時間スイツチメモリＡ１０に
８ビツトPCM信号が書込まれ、前記内部クロツ
クfiおよび内部フレームパルスFPiで前記時間ス
イツチメモリＢ１１内容の読出しが行われる。次
いで第２の2msフレームでは同様に前記時間スイ
ツチメモリＢ１１への書込みと前記時間スイツチ
メモリＡ１０からの読出しが行われ、以後１フレ
ームごとにこれら書込みサイクルＷと読出しサイ
クルＲとが交互に繰り返される。ここで任意の１
フレームに着目すれば、前述したように内部クロ
ツクfiの速度＞外部クロツクfoの速度の条件によ
り前記読出しサイクルＲにおいて読出しを行わな
いガードタイムが生じ、前記時間スイツチメモリ
Ａ１０，Ｂ１１の切替時点Ｓの前後にガードタイ
ムT1，T2を設定することができる。前記外部フ
レームパルスFPoと外部クロツクfoの遅延時間に
より前記ガードタイムT1，T2は変化するが、該
ガードタイムT1，T2＞０である限り機能上の支
障はない。従つて該ガードタイムT1，T2をエラ
ステイツクバツフアとして使用できることは明ら
かである。
本実施例は本発明を制限するものではない。す
なわち、入力信号として８ビツトPCM信号を例
示したが他のPCM信号またはデータであつても
よく、フレームを2msフレームには限らない。ま
た外部クロツクの速度＜内部クロツクの速度の条
件が満たされればそれぞれ2.048MHz、その1.2倍
に限るものではないことは言うまでもない。
なわち、入力信号として８ビツトPCM信号を例
示したが他のPCM信号またはデータであつても
よく、フレームを2msフレームには限らない。ま
た外部クロツクの速度＜内部クロツクの速度の条
件が満たされればそれぞれ2.048MHz、その1.2倍
に限るものではないことは言うまでもない。
以上の説明により明らかなように本発明のエラ
ステイツクバツフア兼用時間スイツチによれば、
２面の時間スイツチメモリとは別にエラステイツ
クストア回路を設ける必要がないので経済的効果
が生じる。
ステイツクバツフア兼用時間スイツチによれば、
２面の時間スイツチメモリとは別にエラステイツ
クストア回路を設ける必要がないので経済的効果
が生じる。
第１図は本発明のエラステイツクバツフア兼用
時間スイツチの一実施例を示すブロツク図および
第２図は第１図における時間スイツチメモリのタ
イムチヤートである。 図において、１０，１１…時間スイツチメモリ
Ａ，Ｂ。
時間スイツチの一実施例を示すブロツク図および
第２図は第１図における時間スイツチメモリのタ
イムチヤートである。 図において、１０，１１…時間スイツチメモリ
Ａ，Ｂ。
Claims (1)
- １ 時分割デイジタル交換を行う時間スイツチで
あつて、１フレームごとに交互に書込みと読出し
を行う２面の時間スイツチメモリから成り、書込
み時には外部フレームパルスおよび外部クロツク
によつて動作し読出し時には内部フレームパルス
および前記外部クロツクよりも速い速度の内部ク
ロツクによつて動作し、且つ読出し側の１フレー
ム内において前記時間スイツチメモリから読出し
を行わないガードタイムを該時間スイツチメモリ
の切替時点の前後に設けるようになすことを特徴
とするエラステイツクバツフア兼用時間スイツ
チ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5385584A JPS60197093A (ja) | 1984-03-21 | 1984-03-21 | エラステイツクバツフア兼用時間スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5385584A JPS60197093A (ja) | 1984-03-21 | 1984-03-21 | エラステイツクバツフア兼用時間スイツチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60197093A JPS60197093A (ja) | 1985-10-05 |
| JPH0339438B2 true JPH0339438B2 (ja) | 1991-06-13 |
Family
ID=12954382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5385584A Granted JPS60197093A (ja) | 1984-03-21 | 1984-03-21 | エラステイツクバツフア兼用時間スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60197093A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0789678B2 (ja) * | 1986-06-05 | 1995-09-27 | 日本電信電話株式会社 | 時分割通話路 |
| JP2874375B2 (ja) * | 1991-04-11 | 1999-03-24 | 日本電気株式会社 | ダブルバッファ形エラスティック・ストア |
-
1984
- 1984-03-21 JP JP5385584A patent/JPS60197093A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60197093A (ja) | 1985-10-05 |
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