JPH0340322B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、複数個の光電センサ素子および複数
個の評価回路を含んでおり、評価回路により、互
いに隣接しまたはわずかな間隔をおいて配置され
ている２つのセンサ素子に受光により生ずる電荷
の大きさの相互比較の結果をそれぞれ表わす複数
個の２値出力信号を複数個の回路出力端に導き出
すことによつて、複数個の光電センサ素子のセン
サ信号を２値コード化するための回路装置および
その使用方法に関する。

この種の回路装置は特開昭56−46411号公報に
記載されている。この回路装置はたとえば写真ま
たは電子カメラにおいて、撮影対象物の距離の光
電式測定に用いられるセンサ素子の信号を評価す
るために使用される。２値出力信号から距離指示
装置またはピント調節装置に与える信号が導き出
される。この場合、コンパレータとして構成され
た評価回路がそれぞれ相互比較すべき２つのセン
サ素子のアナログ・センサ信号を与えられる。し
かし、評価回路に含まれる回路素子の製造上避け
られない特性偏差が、センサ信号の振幅の比較に
より、従つてまたセンサ信号の２値コード化によ
り得られる精度に影響する。

本発明の目的は、冒頭に記載した種類の回路装
置として、２値コード化出力信号への製造上の特
性値偏差の影響が従来の回路装置よりも小さいも
のを提供することである。

この目的は本発明によれば、各評価回路が１つ
のスイツチングトランジスタおよび１つの負荷素
子の直列回路から成る１つのインバータと、１つ
のセンサ素子の出力端を前記インバータの入力端
と接続する１つのバリアトランジスタと、前記イ
ンバータ入力端を一定電圧の電圧源と接続する１
つのリセツトトランジスタとを含んでおり、イン
バータのスイツチングトランジスタと負荷素子と
の接続点がインバータの出力端を形成するととも
に評価回路の出力端を形成しており、前記相互比
較が行なわれる各２つのセンサ素子に個々に対応
づけられている各２つの評価回路が、一方の評価
回路の出力端が１つの電子スイツチを介して１つ
の回路出力端と接続されており、また他方の評価
回路の出力端が前記電子スイツチの制御入力端と
接続されているという形で相互に接続されている
ことを特徴とする光電センサ素子のセンサ信号の
２値コード化のための回路装置により達成され
る。

本発明により得られる利点は特に、個々の評価
回路に用いられているバリアトランジスタおよび
インバータの特性値の偏差により２値コード化出
力信号の精度が影響されないことである。バリア
トランジスタではこの影響は、バリアトランジス
タがセンサ素子をリセツトするためにもそのセン
サ素子に受光により生じた電荷の大きさを評価す
るためにも利用されることにより除去される。ま
たインバータではこの影響は、センサ素子の照度
に関係する量の電荷担体による前記バリアの超過
がインバータの第１の安定状態から第２の安定状
態への切換の条件として用いられることにより回
避される。２つのセンサ素子に受光により生じた
電荷の大きさの相互比較は、２つのインバータの
切換わりの時間的順序の評価により行なわれる。
すなわち、先に切換えられたインバータに対応づ
けられているセンサ素子の電荷のほうが大きいと
判定される。

特許請求の範囲第２項ないし第１２項には本発
明による回路装置の有利な実施態様が、また第１
３項および第１４項には本発明による回路装置の
有利な使用方法があげられている。

以下、図面により本発明を一層詳細に説明す
る。

第１図には、並び合つて一列に配置されている
多数のフオトダイオードを代表して、３つのフオ
トダイオードD_N-M，D_NおよびD_N+Mが示されてい
る。D_Nはこの列のＮ番目のフオトダイオードで
あり、D_N-MおよびD_N+MはそれぞれD_Nから左側お
よび右側にＭ番目の隣接フオトダイオードであ
る。Ｍ＝１であれば、それぞれD_Nに直接隣接す
るフオトダイオードである。しかし、Ｍは２，
３，４などの数値をとることができ、その際に必
要な条件はD_N-MおよびD_N+MがD_Nに対して比較的
小さい間隔を有することだけである。Ｍ≠１であ
れば、図示のフオトダイオードの間にそれぞれい
くつかのフオトダイオードが存在するが、図面を
簡明にするため、それらの図示は省略されてい
る。

フオトダイオードD_Nについて説明すると、そ
の正極は電圧U_BBを与えられている端子１に接続
されており、また負極は端子２に接続されてい
る。端子２の後に評価回路B_Nが接続されている。
評価回路B_NはバリアトランジスタＴ３とリセツ
トトランジスタＴ４とスイツチングトランジスタ
Ｔ１および負荷素子として接続された電界効果ト
ランジスタＴ２から成るインバータとを有する。
詳細には、端子２はバリアトランジスタＴ３のソ
ース・ドレイン間を介してインバータＴ１，Ｔ２
の入力端３と接続されている。トランジスタＴ３
のゲートはパルス電圧φ_Sを与えられている。トラ
ンジスタＴ２のゲートおよびソース端子は互いに
接続されて、評価回路の出力端４に接続されてい
る。直列回路Ｔ１，Ｔ２は一定電圧U_DDを与えら
れている端子５と基準電位にある端子６との間に
接続されている。ゲートにクロツクパルス電圧
φ_Rを与えられるリセツトトランジスタＴ４はそ
のソース・ドレイン間でインバータ入力端３と端
子５との間に接続されている。このような評価回
路は既に特開昭56−46333号公報に記載されてい
る。

評価回路B_Nの端子４は電子スイツチ７を介し
て回路出力端A_Nに接続されている。端子２は、
ゲートにクロツクパルス電圧φ_Dを与えられてい
るスイツチングトランジスタＴ５を介して端子８
と接続されている。端子８には、後記のように、
回路の基準電位を与えることができる。フオトダ
イオードD_N-MおよびD_N+Mの端子２′および２″は
フオトダイオードD_Nの端子２に相当しており、
それらの後にはB_Nと同一構成の評価回路B_N-Mお
よびB_N+Mが接続されている。これらの評価回路
の端子には、B_Nの対応する端子と同一の電圧が
与えられている。端子２′および２″はそれぞれゲ
ートにパルス電圧φ_Dを与えられているスイツチ
ングトランジスタＴ５′およびＴ５″を介して端子
８′および８″に接続されている。端子８′および
８″には、端子８と同様に回路の基準電位を与え
ることができる。D_N-MおよびD_N+Mの正極に接続
されている端子１′および１″は電圧U_BBを与えら
れている。評価回路B_N-MおよびB_N+Mの出力端
４′および４″はB_Nの出力端４に相当している。

端子４の後に、トランジスタＴ６および負荷素
子の直列回路から成るインバータVT_Nが接続さ
れている。この負荷素子は図示の実施例ではトラ
ンジスタＴ７により形成されており、そのゲート
およびソース端子は互いに接続されている。この
直列回路は端子９で一定電圧U_DDに、また端子１
０で基準電位に接続されている。インバータ
VT_Nの出力端には符号１１が付されている。端
子４′および４″の後には、VT_Nと同一構成のイ
ンバータVT_N-MおよびVT_N+Mが接続されており、
それらの出力端には符号１１′および１１″が付さ
れている。

出力端４，４′および４″は、VT_N-Mの出力端
１１′が電子スイツチ７の制御入力端１２と接続
されており、VT_Nの出力端１１が電子スイツチ
７″の制御入力端１２″と接続されており、この電
子スイツチ７″を介して出力端４″が回路出力端
A_N+Mと接続されているという形態で相互に結び
付けられている。こうして一般にフオトダイオー
ドのすべてはそれぞれ対をなして相互に結び付け
られており、各対の両フオトダイオードはそれぞ
れＭ倍のダイオード間隔をおいている。これらの
対の各々に１つの回路出力端が属している。すな
わち、たとえばフオトダイオードD_N-MおよびD_N
には回路出力端A_Nが、フオトダイオードD_Nおよ
びD_N+Mには回路出力端A_N+Mが属している。Ｍが
１でない場合には、第１図に示されていないセン
サ素子もこの規則に従つてまとめられているの
で、第１図には示されていないが、たとえばセン
サ素子D_N-M+1およびD_N+1に対しては回路出力端
A_N+1が、センサ素子D_N-M+2およびD_N+2に対して
は回路出力端A_N+2が属している（以下同様）。回
路出力端たとえばA_NおよびA_N+Mは、クロツクパ
ルス電圧φ1およびφ2を受入れるための端子１３
および１４を有するスタテイツクまたはダイナミ
ツク・シフトレジスタＳの対応する段SN，S_N+M
の入力端と接続されているのが目的にかなつてい
る。このようなシフトレジスタ段の構成はたとえ
ばLuecke，MizeおよびCarr著“半導体メモリの
設計および応用”International Student
Edition，McGraw−Hill好学社（東京）、1973年
の第65〜69頁、特に第３，５図および第３，７図
に示されている。そこに記載されているシフトレ
ジスタ段S_Nなどの構成では、回路出力端A_Nなど
はそれぞれ各シフトレジスタ段に含まれているイ
ンバータの入力端と接続されている。符号Ａを付
されているのはシフトレジスタＳの出力端であ
る。

第２図には、第１図のうちフオトダイオード
D_Nを含む回路部分が示されている。この回路部
分は、たとえばｐ形にドープされたシリコンから
成る第１の導電形の半導体基板１５の上に集積さ
れている。フオトダイオードD_Nは第１の導電形
とは反対の導電形を有し半導体基板１５の表面１
６に配置されている領域１７から成つている。領
域１７に隣接する半導体基板１５の範囲は、薄い
絶縁層１９たとえばSiO₂により表面１６から隔
てられたゲート１８でおおわれている。ゲート１
８は第１の導電形とは反対の導電形のドレイン領
域２０および領域１７の一部分と共にバリアトラ
ンジスタＴ３を形成している。領域２０は同時に
インバータＴ１，Ｔ２の入力端３をも、リセツト
トランジスタＴ４のソース領域をもなしている。
回路部分Ｔ１，Ｔ２およびＴ４は第１図に対応し
て概要を示されている。インバータの入力キヤパ
シタンスはC₃で示されている。

作動にあたり、回路点２および３（第１図）が
先ず高い正電位にリセツトされる。これは時点ｔ
１で開始しリセツトトランジスタＴ４およびトラ
ンジスタＴ３をそれぞれ導通状態に切換えるクロ
ツクパルスφ_Rおよび電圧φ_Sのパルスφ_S1（第３図）
により行なわれる。φ_S1の振幅はφ_Rの振幅よりも
小さく、一層詳細には、U₃−U₂＞φ_S1−U_T−U₂
の関係が成り立ちトランジスタＴ３が飽和範囲に
駆動されるような振幅である。この場合、電圧
U₃およびU₂はそれぞれ回路点３および２に生じ、
他方U_TはトランジスタＴ３のカツトオフ電圧を
意味する。Ｔ３の飽和範囲では電圧U₂はφ_S1によ
り定められ、それらの間にはU₂＝φ_S1−U_Tの関係
が成り立つ。

領域１７、ゲート１８および領域２０に与えら
れる電圧U₂，φ_S1およびU₃の影響下に、第２図に
矢印１０ａの方向に記入されている表面電位φ_S0
のそれぞれの電位値Ｐ６，Ｐ７およびＰ９が定ま
る。矢印１０ａの上端は、半導体基板１５が端子
１１ａを介して基板電圧U_Oを与えられた際に占
める基準電位P_Oに相当する。リセツトされた状
態で評価回路B_Nの出力端４には、ほぼ基準電位
に相当する論理信号“０”が生ずる。

時点ｔ２で、φ_Sは時点ｔ１におけるU₂と基板
電圧U₀との間の値φ_S2に低められる。φ_S2が電圧
U₂＋U_T以下であれば、トランジスタＴ３は阻止
状態となり、その際電極１８の下側に電位バリア
Ｐ７１が生ずる。電位Ｐ６およびＰ９はそれによ
り影響されないので、φ_S0のＰ６，Ｐ７１および
Ｐ９の分布は同じく第２図に記入されているよう
になる。

フオトダイオードD_Nが光線Ｌ１により照射さ
れると、電圧U₂（第３図）および電位Ｐ６（第２
図）が減少する。時点ｔ２で開始する所定の積分
時間を経て、照度が十分に高ければ、電位Ｐ６は
電位バリアＰ７１に到達し得る（時点ｔ３）。第
３図でこの時点はＵ２がしきい値U_Bに到達する
時点である。その後、フオトダイオードD_Nの電
荷の一部分はＰ７１を経て領域２０に流れ、Ｐ９
を値Ｐ９１に低め、その際に電圧U₃は第３図に
符号２１で示されているように著しく低下する。
トランジスタＴ１のカツトオフ電圧はU₃の電圧
低下２１により到達されるように定められてい
る。その結果、トランジスタＴ１は阻止状態とな
り、電圧U₄はほぼ電源電圧の値に上昇し、これ
は論理信号“１”に相当する。

インバータＴ１，Ｔ２の入力キヤパシタンス
C₃と比較してセンサ素子の出力端２と基準電位
との間のキヤパシタンスC_SEを大きくしておけば、
Ｐ９からＰ９１への電位変化を比較的大きくする
ことができるので、トランジスタＴ１のカツトオ
フ電圧U_Tは製造上の偏差が大きい場合にも電圧
低下２１の間に確実に達成される。

電子スイツチ７は評価回路B_N-Mの開閉状態に
関係して、評価回路B_N-Mがそれぞれに含まれて
いるバリアトランジスタのバリアを越える電荷担
体によりそのリセツトされた状態からまだ切換え
られていない間に限つて出力端A_Nを出力端４と
導電接続するように制御される。B_N-Mの切換わ
りが、第３図に電圧U₄′（出力端４′に生ずる電圧）
の実線の時間的経過により示されているように、
時点ｔ４で行われるとすると、U₄の電圧跳躍２
２が回路出力端A_Nに、ｔ３からｔ４まで継続す
る論理信号“１”を生じさせる。第３図には、回
路出力端A_Nに生ずる電圧U_ANの時間的関係が同様
に示されている。しかし、評価回路B_N-Mが、フ
オトダイオードD_N-MがフオトダイオードD_Nより
も強く照射されている場合に、U₄′の破線の時間
的経過により示されているように、既に時点ｔ５
で切換わると、回路出力端A_Nには時点ｔ３の後
にも論理信号“０”が引き続き現われている（ｔ
３とｔ４との間のU_ANの破線の時間的経過）。

A_Nに現われる“１”信号はｔ３からｔ４まで
の時間間隔に制限されているので、その後の処理
までこの信号の一時記憶を可能にするメモリ装置
をA_Nに付属させることは目的にかなつている。
この目的でたとえば“１”信号（時点ｔ５におい
てB_N-Mが切換わる場合には“０”信号）をスタ
テイツクまたはダイナミツクに記憶する前記シフ
トレジスタＳの段S_Nが用いられる。この場合、
Ｔ１５およびＴ１５″（第１図）は省略される。

電子スイツチ７（第１図）は、ソース・ドレイ
ン間を介して回路点４およびA_Nを互いに接続す
る電界効果スイツチングトランジスタＴ８として
構成されているのが有利である。この場合、制御
入力端１２はＴ８のゲートに接続されている。

出力端４における論理信号“１”はインバータ
VT_Nの出力端１１に論理信号“０”を生ぜしめ、
それにより電子スイツチ７″がその入力端１２″を
介して開かれるので、回路出力端A_N+Mには、評
価回路B_N+Mが時点ｔ３以前にそのリセツトされ
た状態から切換えられているときに限つて“１”
信号が生じ得る。

前記のようにして、１つの共通の回路出力端た
とえばA_Nにより１つのダイオード対にまとめら
れた２つのフオトダイオードたとえばD_N-Mおよ
びD_Nに時点ｔ２で集まつた受光による電荷の大
きさの比較が行なわれる。その際、この大きさの
比較はそれぞれの評価回路、いまの例ではB_N-M
およびB_N、の切換わりの時間的順序の評価によ
り行なわれる。D_NおよびD_N+Mから成るダイオー
ド対では、評価回路B_NおよびB_N+Mの切換わりの
時間的順序が回路出力端A_N+Mに生ずる論理信号
を定める。同様にして、それぞれ２つのフオトダ
イオードに対応づけられている他の（第１図には
示されていない）回路出力端にも電荷の大きさの
比較結果に応じた論理信号が生ずる。

時点ｔ６で現われるパルスφ_Dにより、第１図
の回路がそれぞれ２つのフオトダイオードの受光
による電荷の大きさの比較を行ない得る時間間隔
は終了する。パルスφ_Dは、端子８，８′，８″な
どに基準電位が与えられる際に、この時点までに
光の作用によりまだ切換えられていない評価回路
の切換わりを生じさせるので、すべての電子スイ
ツチ７，７′，７″などが開かれる。それによつ
て、時点ｔ６の前に回路出力端A_N，A_N+Mなどに
現われまたは記憶される論理信号はフオトダイオ
ードから導き出された２進符号化された信号であ
る。その後、時点ｔ７でパルスφ_Sは終了し、それ
によりトランジスタＴ３等のゲート電極の下側の
電位バリアは再び消滅する。

これまでに説明した第１図の回路では、回路出
力端A_N，A_N+Mなどに現われる２進コード化され
た信号がシフトレジスタ段S_N，S_N+Mなどに記憶
されることが必要である。しかし、シフトレジス
タのダイナミツク作動では、記憶された情報が電
荷の熱発生により破壊されるおそれがある。従つ
て、本発明の１つの実施態様では、回路出力端の
各々、たとえばA_Nの前に双安定マルチバイブレ
ータ、たとえば２３が中間メモリとして接続され
ている。この場合、電子スイツチ７の出力側端子
２４は回路出力端子A_Nと接続されておらず、電
界効果トランジスタＴ９のゲートと接続されてお
り、Ｔ９のソース端子は基準電位にあり、Ｔ９の
ドレイン端子２５が回路出力端A_Nに接続されて
いる。この場合、第１図で回路点２４とA_Nとの
間の接続導線部分２４′は省略される。双安定マ
ルチバイブレータ２３はさらにそれぞれスイツチ
ングトランジスタＴ１０またはＴ１１および負荷
素子Ｔ１２またはＴ１３から成る２つの直列回路
を含んでおり、これらの直列回路は第１の共通端
子２６で電源電圧U_DDに、また第２の共通端子で
基準電位に接続されている。負荷素子Ｔ１２およ
びＴ１３は電界効果トランジスタとして構成され
ており、それらのゲートおよびソース端子はそれ
ぞれ互いに接続されている。上記ドレイン端子２
５は回路素子Ｔ１０およびＴ１２の接続点に接続
されており、他方回路素子Ｔ１１およびＴ１３の
対応する接続点は電界効果トランジスタＴ１４の
ソース・ドレイン間を介して基準電位に接続され
ている。Ｔ１４のゲートはインバータVT_Nの出
力端１１に接続されている。直列回路Ｔ１０，Ｔ
１２の接続点はＴ１１のゲートと、また直列回路
Ｔ１１，Ｔ１３の接続点はＴ１０のゲートとそれ
ぞれ接続されている。

上記の双安定マルチバイブレータ２３は、ｔ３
とｔ４との間の時間中に評価回路B_Nの出力端４
に現われる論理信号“１”を記憶する。このこと
は第３図中の破線２７により示されている。双安
定マルチバイブレータ２３により一時記憶された
２値コード化信号はトランスフア・トランジスタ
Ｔ１５を介してシフトレジスタ段S_Nに転送され
るのが有利であり、この転送は時点ｔ６の直前に
時点ｔ８で走査パルスφ_TがＴ１５のゲートに与
えられることにより行なわれる。

回路出力端A_N+Mに対応づけられている双安定
マルチバイブレータ２３″は双安定マルチバイブ
レータ２３と同一の構成であり、それと同様に回
路点２４″，１１″およびA_N+Mに接続されている。
第１図の回路点２４″とA_N+Mとの間の接続導線部
分２４a″は省略されている。双安定マルチバイブ
レータ２３″により一時記憶された２値コード化
信号は、走査パルスφ_Tにより導通状態に切換え
られるトランスフア・トランジスタＴ１５″を介
してシフトレジスタＳの段S_N+Mに転送される。
他のダイオード対に対応づけられている図示され
ていない回路出力端も本発明のこの実施態様では
それぞれ同様の双安定マルチバイブレータおよび
トランスフア・トランジスタを設けられている。

端子８，８′，８″などにｔ２からｔ６までの時
間中に高い正電位を与えることは目的にかなつて
いる。それにより、これらの端子からトランジス
タＴ５，Ｔ５′，Ｔ５″などに通ずる接続導線をフ
オトダイオードD_Nなどに隣接する過剰照射チヤ
ネルとして同時に使用する場合、個々のフオトダ
イオードの局部的過剰照射の際に生ずる過剰電荷
を排出することができる。

第４図で上側のグラフには、１つのダイオード
列内の個々のフオトダイオードにおける照度BL
（たとえばルーメン単位）がこの列の一端に配置
されているダイオードD₁からの個々のダイオー
ドの間隔ｘに関係して示されている。このダイオ
ード列はダイオードD₁ないしD_Kを含んでいる。
第１図に示した３つのダイオードD_N-M，D_Nおよ
びD_N+Mの位置は第４図では、Ｍ＝１に選定され
ているという前提のもとに、横軸上の断片D_N-1，
D_NおよびD_N+1により示されている。D_Nがいわゆ
る積分時間ｔ２ないしｔ６の間にD_N-1よりも強
く照射されれば、回路出力端A_Nには論理信号
“１”が現われる。ダイオードD_N+1がダイオード
D_Nよりも強く照射されれば、A_N+1にも論理信号
“１”が現われる。しかし、第４図でダイオード
D_KはダイオードD_K-1よりも弱く照射されている
ので、このダイオード対に対応づけられている回
路出力端A_Kには論理信号“０”が現われる。第
４図に示されている照度分布BLのときに回路出
力端A₁ないしA_Kに現われる２値符号化信号U_Aは
第４図の下側のグラフに同じくダイオードD₁か
らの個々のダイオードの間隔ｘに関係して示され
ている。

第５図には、パルス電圧φ_Sの発生のために用い
られる回路が示されている。この回路はキヤパシ
タンスC₁を含んでおり、その第１の電極はスイ
ツチングトランジスタＴ１６を介して、電源電圧
U_DDを与えられる端子２８に接続されている。他
方、C₁の第１の電極はスイツチングトランジス
タＴ１７を介してバリアトランジスタＴ３（第１
図）のゲートと、キヤパシタンスC₂の第１の電
極と、キヤパシタンスC₃₀およびスイツチングト
ランジスタＴ１８から成る直列回路の端子２９と
に接続されている。Ｔ３のゲートはスイツチング
トランジスタＴ１９を介して回路の基準電位に接
続されており、この基準電位にはキヤパシタンス
C₁の第２の電極、キヤパシタンスC₂の第２の電
極および直列回路C₃₀，Ｔ１８の他方の端子も接
続されている。Ｔ３のゲートと回路の基準電位と
の間のキヤパシタンスは第５図にC_Lで示されて
おり、破線の接続導線で記入されている。スイツ
チングトランジスタＴ１６およびＴ１９のゲート
端子は、ソース・ドレイン間でC₃₀に対して並列
に接続されている別のスイツチングトランジスタ
Ｔ２０のゲート端子と一緒にクロツクパルス電圧
φ_Aを与えられ、他方Ｔ１７およびＴ１８のゲー
ト端子はクロツクパルス電圧φ_Bおよびφ_Cを与え
られている。

時点ｔ１（第６図）以前にはスイツチングトラ
ンジスタＴ１６，Ｔ１９およびＴ２０が電圧φ_A
の印加により導通状態に切換えられているので、
Ｔ３のゲートは基準電位にある。他方、キヤパシ
タンスC₁は電源電圧U_DDまで充電されている。時
点ｔ１におけるφ_Aの消滅後にパルスφ_Bの印加に
よりC₁と追加キヤパシタンスC₂およびC_Lとの間
で電荷分割が行なわれ、その際にＴ３のゲートに
電圧φ_S1が印加される。時点ｔ２でφ_Cによるトラ
ンジスタＴ１８の導通により、それまでのC₁，
C₂およびC_Lの並列回路にキヤパシタンスC₃₀も短
時間だけ並列に接続され、その結果φ_Sはφ_S1から
φ_S2へ低下する。その後に時点ｔ７で再びφ_Aのパ
ルスが現われると、Ｔ１９が導通状態に切換えら
れ、それによつてφ_Sの立下がりが定められる。

本発明の他の実施態様では、バリアトランジス
タＴ３のゲートが負荷素子Ｔ２１を介して端子２
８と接続されている。Ｔ２１はそのゲート端子が
そのソース端子と接続されているデイプリーシヨ
ン形の電界効果トランジスタから成るのが有利で
ある。Ｔ２１を介してｔ２とｔ７との間の時間中
に互いに並列に接続されているキヤパシタンス
C₂およびC_Lが電源電圧U_DDまで徐々に充電される
ので、電圧φ_Sは第６図に破線３０で記入されてい
るように徐々に増大する。その結果、ｔ２からｔ
６までの積分時間中にトランジスタＴ３などのゲ
ートの下側の電位バリアの崩壊が連続的に進行す
るので、フオトダイオードD_Nなどの照射が弱い
場合にも、各フオトダイオード間に存在する照度
差により第４図のような２値コード化信号のパタ
ーンが得られる。

本発明の他の実施態様では、これまでに説明し
たフオトダイオードD_NなどのかわりにMISコン
デンサ（金属・絶縁膜・半導体・コンデンサ）が
光電センサ素子として用いられる。このような
MISコンデンサが第７図にＫで示されている。
MISコンデンサＫは薄い絶縁膜１９により半導体
基板１５の表面１６から隔離されたゲート電極３
１を有する。ゲート電極３１は電圧U_Kを与えら
れている端子３２と接続されている。U_Kの影響
によりゲート電極３１の下側に空間電荷領域３３
が生ずる。第７図のそれ以外の回路部分は第２図
の同一の符号を付されている回路部分に相当す
る。電圧U_Kは、ゲート電極３１の下側に電位値
Ｐ６（第２図）に等しくまたはこれを越える表面
電位φ_S0が生ずるように選定されなければならな
い。U_Kは第３図のように時点ｔ９で端子３２に
印加されるので、リセツト時点ｔ１以前にゲート
電極３１の下側に既に受光により生じた電荷担体
が集まつている。時点ｔ１０でU_Kは再び切離さ
れる。センサ素子としてMISコンデンサＫを用い
ることは、大きなキヤパシタンスC_CEが得られる
という利点をもたらす。

第８図に示されている本発明の他の実施態様で
は、それぞれ１つのフオトダイオード（第２図中
のD_N）および１つのMISコンデンサ（第７図中
のＫ）が並び合つて薄い絶縁膜１９の上に配置さ
れており、共同して１つの光電センサ素子を形成
している。既に第２図および第７図で説明した回
路部分と同様の第８図中の回路部分には同一の符
号が付されている。第８図の実施態様によれば、
第７図の実施態様にくらべてキヤパシタンスC_SE
を大きくすることができる。U_Kによる端子３２
の制御は既に第７図で説明した仕方で行なわれ
る。

本発明による回路装置は、少なくとも部分的
に、ドープされた半導体基板上にモノリシツクに
集積されているという特別な利点を有する。ｎチ
ヤネルMOS技術による回路構成では、基板電圧
U_Oを基準とする電位および電圧は正の極性を有
する。ｐチヤネルMOS技術による場合には、電
圧および電位は負の極性を有し、またドープされ
た半導体領域の導電形式も第１図中のフオトダイ
オードD_Nなどの極性もｎチヤネルMOS技術によ
る場合とは逆にされる。

センサ素子たとえばD_N-M，D_N，D_N+Mなどをこ
れまでに説明したように直線状に配置するかわり
に、センサ素子を任意の３次元または２次元配置
としても、それらから２値コード化信号を導き出
すことができる。

本発明は写真または電子カメラの光電式距離計
に特に有利に応用される。この場合、撮影対象物
から２つの光学装置を介して２つの分割された像
が形成される。これらの像に２つの本発明による
回路装置が個別に対応づけられている。一層詳細
には、２つの本発明による回路装置がそれらの直
線状に並べて配置されたセンサ素子を像の互いに
対応する２つの行に向けて配置されており、これ
らの行に沿う照度分布を走査する。対象物の所定
の距離（たとえば“無限大”距離）に対して、２
つの行に沿う照度分布は等しく、２つの回路装置
の２値コード化出力信号の間に最大相関が生ず
る。対象物の実際の距離が所定の距離から偏位す
ると、２つの行の少なくとも一方の照度分布が対
象物の所定の距離において占める位置からずれ
る。その際に出力信号の間の相関が減少する。そ
こで、一方の行に対応づけられている一方の回路
装置のシフトレジスタから直列に読み出された２
値コード化出力信号が他方の行に向けられている
他方の回路装置の対応する出力信号に対して最適
の相関が得られるまでずらされる。このずれの大
きさから、所定の距離からの対象物の実際の距離
の偏差が知られ、従つてまた対象物の実際距離が
知られる。このような距離測定の目的のデイジタ
ル化センサ信号の処理については、たとえば特開
昭56−46333号公報に記載されている。

【図面の簡単な説明】

第１図は本発明による回路装置の実施例の原理
回路図、第２図は第１図の部分回路の構成図、第
３図は第１図の説明のために種々の電圧の時間的
経過を示す線図、第４図は第１図の説明のために
各センサ素子における照度および各回路出力端に
おける出力信号の分布を示す線図、第５図は第１
図の実施例中の部分回路の変形例を示す回路図、
第６図は第５図の説明のために種々の電圧の時間
的経過を示す線図、第７図は第２図に対する変形
例を示す構成図、第８図は第２図に対するもう１
つの変形例を示す構成図である。 A_N，A_N+M……回路出力端、B_N-M，B_N，B_N+M
……評価回路、D_N-M，D_N，D_N+M……センサ素
子、Ｋ……MISコンデンサ（センサ素子）、Ｓ…
…シフトレジスタ、S_N，S_N+M……シフトレジス
タの段、U_AN……２値コード化出力信号、U_BB，
U_DD……電源電圧、U_O……基板電圧、VT_N-M，
VT_N，VT_N+M……インバータ、φ_R……クロツク
パルス電圧、φ_S……パルス電圧、７′，７″……電
子スイツチ、１５……半導体基板、２３，２３″
……双安定マルチバイブレータ。

Claims (1)

1. 【特許請求の範囲】 １ 複数個の光電センサ素子および複数個の評価
   回路を含んでおり、評価回路により、互いに隣接
   しまたは僅かな間隔をおいて配置されている２つ
   のセンサ素子に受光により生ずる電荷の大きさの
   相互比較の結果をそれぞれ表わす複数個の２値出
   力信号を複数個の回路出力端に導き出すことによ
   つて、複数個の光電センサ素子のセンサ信号を２
   値コード化するための回路装置において、各評価
   回路が１つのスイツチングトランジスタおよび１
   つの負荷素子の直列回路から成る１つのインバー
   タと、１つのセンサ素子の出力端を前記インバー
   タの入力端と接続する１つのバリアトランジスタ
   と、前記インバータ入力端を一定電圧の電圧源と
   接続する１つのリセツトトランジスタとを含んで
   おり、前記インバータのスイツチングトランジス
   タと負荷素子との接続点がインバータの出力端を
   形成するとともに評価回路の出力端を形成してお
   り、前記相互比較が行われる各２つのセンサ素子
   に個々に対応づけられている各２つの評価回路
   が、一方の評価回路の出力端が１つの電子スイツ
   チを介して１つの回路出力端と接続されており、
   また他方の評価回路の出力端が前記電子スイツチ
   の制御入力端と接続されているという形で相互に
   接続されていることを特徴とする光電センサ素子
   のセンサ信号の２値コード化のための回路装置。 ２ センサ素子が並び合つて一列に配置されてい
   ることを特徴とする特許請求の範囲第１項記載の
   回路装置。 ３ 電子スイツチが電界効果スイツチングトラン
   ジスタから成り、そのソース・ドレイン間が一方
   の評価回路の出力端の後に接続されており、また
   そのゲートが他方の評価回路の後に接続されてい
   る別のインバータの出力端と接続されていること
   を特徴とする特許請求の範囲第１項または第２項
   記載の回路装置。 ４ 回路出力端がスタテイツクまたはダイナミツ
   ク・シフトレジスタの個々の段と接続されている
   ことを特徴とする特許請求の範囲第１項ないし第
   ３項のいずれかに記載の回路装置。 ５ 回路出力端が２値出力信号のスタテイツク中
   間メモリとして用いられる双安定マルチバイブレ
   ータと接続されていることを特徴とする特許請求
   の範囲第１項ないし第４項のいずれかに記載の回
   路装置。 ６ センサ素子の出力端がそれぞれ電子スイツチ
   を介して、基準電位に接続され得る端子と接続さ
   れていることを特徴とする特許請求の範囲第１項
   ないし第５項のいずれかに記載の回路装置。 ７ センサ素子が電界効果トランジスタとして構
   成されたバリアトランジスタおよびインバータと
   共にドープされた半導体基板上にモノリシツクに
   集積されていることを特徴とする特許請求の範囲
   第１項ないし第６項のいずれかに記載の回路装
   置。 ８ センサ素子がフオトダイオードとして構成さ
   れていることを特徴とする特許請求の範囲第１項
   ないし第７項のいずれかに記載の回路装置。 ９ センサ素子がMISコンデンサとして構成され
   ていることを特徴とする特許請求の範囲第１項な
   いし第７項のいずれかに記載の回路装置。 １０ センサ素子がフオトダイオードおよびそれ
   に隣接するMISコンデンサから成ることを特徴と
   する特許請求の範囲第１項ないし第７項のいずれ
   かに記載の回路装置。 １１ 第２のスイツチングトランジスタを介して
   電源電圧端子と接続されている第１のキヤパシタ
   ンスが設けられており、このキヤパシタンスの第
   １の電極が第３のスイツチングトランジスタを介
   して一方ではバリアトランジスタのゲートと、他
   方では第２のキヤパシタンスおよび第４のスイツ
   チングトランジスタから成る直列回路の第１の端
   子と接続されており、この直列回路の第２の端子
   は第１のキヤパシタンスの第２の電極と接続され
   ており、またバリアトランジスタのゲートが第５
   のスイツチングトランジスタを介して回路の基準
   電位に接続されていることを特徴とする特許請求
   の範囲第１項ないし第１０項のいずれかに記載の
   回路装置。 １２ バリアトランジスタのゲートが負荷素子を
   介して電源電圧端子と接続されていることを特徴
   とする特許請求の範囲第１１項記載の回路装置。 １３ 複数個の光電センサ素子および複数個の評
   価回路を含んでおり、評価回路により、互いに隣
   接しまたはわずかな間隔をおいて配置されている
   ２つのセンサ素子に受光により生ずる電荷の大き
   さの相互比較の結果をそれぞれ表わす複数個の２
   値出力信号を複数個の回路出力端に導き出すこと
   によつて、複数個の光電センサ素子のセンサ信号
   を２値コード化するための回路装置であつて、各
   評価回路が１つのスイツチングトランジスタおよ
   び１つの負荷素子の直列回路から成る１つのイン
   バータと、１つのセンサ素子の出力端を前記イン
   バータの入力端と接続する１つのバリアトランジ
   スタと、前記インバータ入力端を一定電圧の電圧
   源と接続する１つのリセツトトランジスタとを含
   んでおり、前記インバータのスイツチングトラン
   ジスタと負荷素子との接続点がインバータの出力
   端を形成するとともに評価回路の出力端を形成し
   ており、前記相互比較が行われる各２つのセンサ
   素子に個々に対応づけられている各２つの評価回
   路が、一方の評価回路の出力端が１つの電子スイ
   ツチを介して１つの回路出力端と接続されてお
   り、また他方の評価回路の出力端が前記電子スイ
   ツチの制御入力端と接続されているという形で相
   互に接続されている光電センサ素子のセンサ信号
   の２値コード化のための回路装置において、イン
   バータ入力端およびセンサ素子がリセツトトラン
   ジスタのゲートへのクロツクパルス電圧の印加と
   バリアトランジスタのゲートへのパルス電圧の印
   加とにより高い電位にリセツトされ、続いてパル
   ス電圧がバリアトランジスタのゲートの下側にパ
   ルス電圧により設定可能な電位バリアが生ずるま
   で下げられ、クロツクパルス電圧の切離し後にセ
   ンサ素子内に受光により集められた電荷担体が電
   位バリアの消滅後にインバータの切換のために利
   用され、評価回路の出力信号が電子スイツチの開
   閉状態に関係して回路出力端に伝達され、またセ
   ンサ素子の出力端が続いて短時間だけ基準電位に
   接続されることを特徴とする光電センサ素子のセ
   ンサ信号の２値コード化のための回路装置の使用
   方法。 １４ パルス電圧が低下後に再び連続的に高めら
   れることを特徴とする特許請求の範囲第１３項記
   載の使用方法。