JPH0340452A - 半導体集積回路用パッケージ - Google Patents
半導体集積回路用パッケージInfo
- Publication number
- JPH0340452A JPH0340452A JP1175975A JP17597589A JPH0340452A JP H0340452 A JPH0340452 A JP H0340452A JP 1175975 A JP1175975 A JP 1175975A JP 17597589 A JP17597589 A JP 17597589A JP H0340452 A JPH0340452 A JP H0340452A
- Authority
- JP
- Japan
- Prior art keywords
- power source
- chip
- reference potential
- signals
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/753—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between laterally-adjacent chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路が実装された半導体集積回路用
パッケージに関し、特に実装された回路の誤動作を防止
するものに関するものである。
パッケージに関し、特に実装された回路の誤動作を防止
するものに関するものである。
従来、この種の半導体集積回路（ＩＣ）用パッケージは
、パッケージ基体上にＩＣチップが載置され、このパッ
ケージ基体にキャップが覆われて封止されることにより
構成されている。このパッケージ基体の上部表面上には
一枚の導電性の材質からなるグランド・パターンが形成
され、このグランド・パターン上にはＩＣチップ等の回
路素子が実装されている。このグランド・パターンは接
地電位に固定され、ＩＣチップ等の回路素子へ供給され
る電源電圧およびこれら回路素子に授受される信号の基
準電位になっている。さらに、各回路素子へ供給される
電源インピーダンスを下げるため、電源とグランド・パ
ターンとの間にはバイパス・コンデンサが介押されてい
る。
、パッケージ基体上にＩＣチップが載置され、このパッ
ケージ基体にキャップが覆われて封止されることにより
構成されている。このパッケージ基体の上部表面上には
一枚の導電性の材質からなるグランド・パターンが形成
され、このグランド・パターン上にはＩＣチップ等の回
路素子が実装されている。このグランド・パターンは接
地電位に固定され、ＩＣチップ等の回路素子へ供給され
る電源電圧およびこれら回路素子に授受される信号の基
準電位になっている。さらに、各回路素子へ供給される
電源インピーダンスを下げるため、電源とグランド・パ
ターンとの間にはバイパス・コンデンサが介押されてい
る。
しかしながら、上記構成の従来のパッケージにあっては
、外部回路とパッケージ内部に実装されたＩＣチップ等
の回路素子との間に比較的大きな電流値を有する信号の
授受が行われたり、高周波信号の授受が行われると、グ
ランド・パターンには電位傾斜が生じる。このため、グ
ランド・パターンからコンデンサを介して供給電源に信
号成分が回り込み、各回路素子に供給される電源電圧が
変動し、ＩＣチップ等の回路素子が誤動作を起すという
課題が有った。
、外部回路とパッケージ内部に実装されたＩＣチップ等
の回路素子との間に比較的大きな電流値を有する信号の
授受が行われたり、高周波信号の授受が行われると、グ
ランド・パターンには電位傾斜が生じる。このため、グ
ランド・パターンからコンデンサを介して供給電源に信
号成分が回り込み、各回路素子に供給される電源電圧が
変動し、ＩＣチップ等の回路素子が誤動作を起すという
課題が有った。
本発明はこのような課題を解消するためになされたもの
で、電気的絶縁性を有する基板と、この基板上に載置さ
れたＩＣチップと、このＩＣチ・シブに供給される電源
電圧の基準電位になる第１の配線パターンと、ＩＣチッ
プに授受される信号の基準電位になる第２の配線パター
ンとを備えたものである。
で、電気的絶縁性を有する基板と、この基板上に載置さ
れたＩＣチップと、このＩＣチ・シブに供給される電源
電圧の基準電位になる第１の配線パターンと、ＩＣチッ
プに授受される信号の基準電位になる第２の配線パター
ンとを備えたものである。
供給電源の基準電位に・なる第１の配線パターンの電位
は、信号の基準電位になる第２の配線パターンの電位の
変動の影響を受けなくなる。
は、信号の基準電位になる第２の配線パターンの電位の
変動の影響を受けなくなる。
第１図は本発明を混成集積回路（）１イブリツじＩＣ）
を構成するＩＣパッケージに適用した場合の一実施例を
示し、ＩＣパッケージ内部の斜視図を示している。この
ＩＣパッケージはＬＣＣ（、リードレス・チップ・キャ
リア）構造に形成されている。
を構成するＩＣパッケージに適用した場合の一実施例を
示し、ＩＣパッケージ内部の斜視図を示している。この
ＩＣパッケージはＬＣＣ（、リードレス・チップ・キャ
リア）構造に形成されている。
セラミック基板１はアルミナ（Ａｇ２０３）等の電気的
絶縁材料から構成され、このセラミック基板１上には２
つのグランド・パターン２．３が形成されている。各グ
ランド・パターン２，３の端部はセラミック裁板１の側
壁にも形成され、外部端子２ａ、３ａが形成されている
。これらグランド・パターン２．３は、メタライズされ
た銅箔がエツチング技術等によりバターニングされるこ
とにより得られる。このメタライズの際には、パッケー
ジ外部との信号の授受およびパッケージ外部からの電源
電圧供給のための外部端子４が併せて形成されている。
絶縁材料から構成され、このセラミック基板１上には２
つのグランド・パターン２．３が形成されている。各グ
ランド・パターン２，３の端部はセラミック裁板１の側
壁にも形成され、外部端子２ａ、３ａが形成されている
。これらグランド・パターン２．３は、メタライズされ
た銅箔がエツチング技術等によりバターニングされるこ
とにより得られる。このメタライズの際には、パッケー
ジ外部との信号の授受およびパッケージ外部からの電源
電圧供給のための外部端子４が併せて形成されている。
グランド・パターン２はＩＣチップ５の内部に形成され
た回路と外部回路との間で授受される信号の基準電位に
電気的に固定される。グランド・パターン３はＩＣチッ
プ５に供給される電源電圧の基準電位に電気的に固定さ
れる。また、高周波信号による容量粘合が無視できる程
度の間隔が各グランド・パターン２，３間には確保され
ている。
た回路と外部回路との間で授受される信号の基準電位に
電気的に固定される。グランド・パターン３はＩＣチッ
プ５に供給される電源電圧の基準電位に電気的に固定さ
れる。また、高周波信号による容量粘合が無視できる程
度の間隔が各グランド・パターン２，３間には確保され
ている。
ＩＣチップ５は、セラミック基板１のほぼ中央部に位置
するグランド・パターン３上にグイ・ボンディングされ
ている。このＩＣチップ５の裏面こは、電？Ｒ電圧の基
準電位になる接地電極が形成されており、グランド・パ
ターン３に電気的に接続されている。また、グランド・
パターン３上にはバイパス・コンデンサ・チップ６．７
がダイ・ボンディングされており、このコンデンサ・チ
ップ６．７の各裏面に形成された一方の端子電極はグラ
ンド・パターン３に電気的に接続されている。
するグランド・パターン３上にグイ・ボンディングされ
ている。このＩＣチップ５の裏面こは、電？Ｒ電圧の基
準電位になる接地電極が形成されており、グランド・パ
ターン３に電気的に接続されている。また、グランド・
パターン３上にはバイパス・コンデンサ・チップ６．７
がダイ・ボンディングされており、このコンデンサ・チ
ップ６．７の各裏面に形成された一方の端子電極はグラ
ンド・パターン３に電気的に接続されている。
また、コンデンサ・チップ６．７の各表面に形成された
他方の端子７Ｇ極は、ＩＣチップ５に供給される電源電
圧電位に接続された端子にワイヤ・ボンディングされて
いる。一方、ＩＣチップ５に授受される信号の２５ 陽
電位になる数本の接地端子は、グランド・パターン２に
ワイヤ・ボンディングされている。
他方の端子７Ｇ極は、ＩＣチップ５に供給される電源電
圧電位に接続された端子にワイヤ・ボンディングされて
いる。一方、ＩＣチップ５に授受される信号の２５ 陽
電位になる数本の接地端子は、グランド・パターン２に
ワイヤ・ボンディングされている。
これらＩＣチップ基体８上に実装されたＩＣチップ５お
よびコンデンサ・チップ６．７は図示しないキャップに
より覆われ、ハーメチックシール等によって窒素雰囲気
中に封止されることにより、各回路素子は外部雰囲気か
ら隔離され、素子の劣化が抑止される。
よびコンデンサ・チップ６．７は図示しないキャップに
より覆われ、ハーメチックシール等によって窒素雰囲気
中に封止されることにより、各回路素子は外部雰囲気か
ら隔離され、素子の劣化が抑止される。
このような構成において、ＩＣの動作中に電流値の大き
い信号が外部回路との間に授受されると、グランド・パ
ターン２には電位の傾斜が現れる。
い信号が外部回路との間に授受されると、グランド・パ
ターン２には電位の傾斜が現れる。
しかし、この電位傾斜は電源電圧には何等影響を与えな
い。つまり、ＩＣチップ５に供給される電源電圧は、グ
ランド・パターン３の電位が基準になっているため、グ
ランド・パターン２の電位変化からは全く影響を受けな
い。従って、ＩＣ７＋−ツブ５の内部に形成された各回
路素子は、電流値の大きい信号の授受が有ったとしても
、何等影響を受けずに正常動作を続行する。このため、
従来のように電流値の大きい信号が授受されるこ六によ
って四路が誤動作を起すといったことはなくなる。
い。つまり、ＩＣチップ５に供給される電源電圧は、グ
ランド・パターン３の電位が基準になっているため、グ
ランド・パターン２の電位変化からは全く影響を受けな
い。従って、ＩＣ７＋−ツブ５の内部に形成された各回
路素子は、電流値の大きい信号の授受が有ったとしても
、何等影響を受けずに正常動作を続行する。このため、
従来のように電流値の大きい信号が授受されるこ六によ
って四路が誤動作を起すといったことはなくなる。
また、グランド・パターン２，３間には所定の間隔が確
保されているため、ＩＣチップ５に高周波信号が授受さ
れても、高周波信号成分はグランド・パターン２からグ
ランド・パターン３へは回り込まない。このため、ＩＣ
チップ５へ供給される電源電圧の安定性は確保され、回
路の正常動作は妨げられない。
保されているため、ＩＣチップ５に高周波信号が授受さ
れても、高周波信号成分はグランド・パターン２からグ
ランド・パターン３へは回り込まない。このため、ＩＣ
チップ５へ供給される電源電圧の安定性は確保され、回
路の正常動作は妨げられない。
以上説明したように本発明によれば、供給電源の基準電
位になる第１の配線パターンの電位は、信号の基準電位
になるｆｆ１２の配線パターンの電位の変動の影響を受
けなくなる。
位になる第１の配線パターンの電位は、信号の基準電位
になるｆｆ１２の配線パターンの電位の変動の影響を受
けなくなる。
このため、従来のように供給電源に信号成分が回り込ん
で回路素子に供給される電Ｒ，電圧が変動し、ＩＣが誤
動作を起すといったことはなくなり、ＩＣの正常動作が
常に確保されるという効果を有する。
で回路素子に供給される電Ｒ，電圧が変動し、ＩＣが誤
動作を起すといったことはなくなり、ＩＣの正常動作が
常に確保されるという効果を有する。
第１図は本発明の一実施例の構成を示すＩＣパッケージ
内部の斜視図である。 １・・・セラミック基板、２・・・信号の基準電位にな
るグランド・パターン、３・・・電源電圧の基準電位に
なるグランド・パターン、４・・・外部端子、５・・・
ＩＣチップ、６．７・・・コンデンサ・チップ、８・・
・ＩＣチップ基体。
内部の斜視図である。 １・・・セラミック基板、２・・・信号の基準電位にな
るグランド・パターン、３・・・電源電圧の基準電位に
なるグランド・パターン、４・・・外部端子、５・・・
ＩＣチップ、６．７・・・コンデンサ・チップ、８・・
・ＩＣチップ基体。
Claims (1)
- 電気的絶縁性を有する基板と、この基板上に載置された
半導体集積回路チップと、この半導体集積回路チップに
供給される電源電圧の基準電位になる前記基板上に形成
された第１の配線パターンと、前記半導体集積回路チッ
プに授受される信号の基準電位になる前記基板上に形成
された第２の配線パターンとを備えて構成された半導体
集積回路用パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175975A JPH0340452A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路用パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1175975A JPH0340452A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340452A true JPH0340452A (ja) | 1991-02-21 |
Family
ID=16005520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1175975A Pending JPH0340452A (ja) | 1989-07-07 | 1989-07-07 | 半導体集積回路用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504370A (en) * | 1994-09-15 | 1996-04-02 | National Semiconductor Corporation | Electronic system circuit package directly supporting components on isolated subsegments |
-
1989
- 1989-07-07 JP JP1175975A patent/JPH0340452A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504370A (en) * | 1994-09-15 | 1996-04-02 | National Semiconductor Corporation | Electronic system circuit package directly supporting components on isolated subsegments |
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