JPH0341479Y2 - - Google Patents
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- JPH0341479Y2 JPH0341479Y2 JP3887284U JP3887284U JPH0341479Y2 JP H0341479 Y2 JPH0341479 Y2 JP H0341479Y2 JP 3887284 U JP3887284 U JP 3887284U JP 3887284 U JP3887284 U JP 3887284U JP H0341479 Y2 JPH0341479 Y2 JP H0341479Y2
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【考案の詳細な説明】
産業上の利用分野
本考案は、複層構造に配置されている複数の薄
膜半導体素子と、これらの複数の薄膜半導体素子
の上方に設けられているプラズマ窒化シリコン膜
とをそれぞれ具備する半導体装置に関する。[Detailed description of the invention] Industrial application field The present invention is based on a plurality of thin film semiconductor elements arranged in a multilayer structure, a plasma silicon nitride film provided above the plurality of thin film semiconductor elements, and a plasma silicon nitride film provided above the plurality of thin film semiconductor elements. The present invention relates to a semiconductor device including the following.
背景技術とその問題点
本考案者は、特願昭58−248972号において、チ
ヤネルが形成される活性層、ゲート絶縁膜、ゲー
ト電極、ソース領域、ドレイン領域、これらのソ
ース領域及びドレイン領域の取り出し電極をそれ
ぞれ形成した後、少なくとも上記活性層の上方に
プラズマ窒化シリコン膜（プラズマCVD法によ
り形成された窒化シリコン膜）を形成し、次いで
アニールを行うようにしたMOS型薄膜トランジ
スタ（以下MOS TFTと称する）の製造方法を
開示した。そしてこの製造方法によれば、上述の
プラズマ窒化シリコン膜に含まれている水素が活
性層に注入されてトラツプが埋められるため、し
きい値電圧VT及び動作に要するゲート電圧が十
分小さくかつ実効移動度μeffが極めて大きいMOS
TFTを製造することができることを述べた。BACKGROUND TECHNOLOGY AND PROBLEMS The present inventor has disclosed in Japanese Patent Application No. 58-248972 an active layer in which a channel is formed, a gate insulating film, a gate electrode, a source region, a drain region, and extraction of these source and drain regions. After forming each electrode, a plasma silicon nitride film (silicon nitride film formed by plasma CVD method) is formed at least above the active layer, and then annealing is performed to form a MOS thin film transistor (hereinafter referred to as MOS TFT). ) has been disclosed. According to this manufacturing method, the hydrogen contained in the plasma silicon nitride film mentioned above is injected into the active layer to fill the traps, so the threshold voltage V T and the gate voltage required for operation are sufficiently small and effective. MOS with extremely large mobility μ eff
Said that TFT can be manufactured.
ところで、集積密度を上げるためにMOS
TFTを基板上に何層も積層して素子を三次元的
に配置する場合、これらの三次元的に配置された
素子上に上述と同様なプラズマ窒化シリコン膜を
形成して上述と同様な効果を得ることは、次のよ
うな理由により容易ではない。即ち、上述の
MOS TFTにおいては、ソース領域またはドレ
イン領域の電極材料としてはAlを用い、またゲ
ート電極の材料としてはDOPOS（不純物をドー
プした多結晶シリコン）を用いるのが通常である
が、これらのAl及びDOPOSは水素の拡散を阻止
する性質を有している。そして、MOS TFTを
多層に積層すると上述のAl及びDOPOSが多層に
積層された構造になるので、特に最下層に形成さ
れているMOS TFTの活性層に上述のプラズマ
窒化シリコン膜中の水素が拡散移動するのは極め
て困難である。従つて、各MOS TFTの特性を
向上させて、特性が良好な三次元構造の半導体装
置を得るのは難しい。 By the way, in order to increase the integration density, MOS
When multiple layers of TFT are stacked on a substrate and elements are arranged three-dimensionally, a plasma silicon nitride film similar to that described above is formed on these three-dimensionally arranged elements to obtain the same effect as described above. It is not easy to obtain this for the following reasons. That is, the above
In MOS TFTs, Al is usually used as the electrode material for the source or drain region, and DOPOS (polycrystalline silicon doped with impurities) is used as the gate electrode material. has the property of blocking hydrogen diffusion. When MOS TFTs are stacked in multiple layers, the above-mentioned Al and DOPOS are stacked in multiple layers, so hydrogen in the plasma silicon nitride film is diffused into the active layer of the MOS TFT, which is formed in the lowest layer. It is extremely difficult to move. Therefore, it is difficult to improve the characteristics of each MOS TFT and obtain a three-dimensionally structured semiconductor device with good characteristics.
考案の目的
本考案は、上述の問題にかんがみ、従来の半導
体装置が有する上述のような欠点を是正した半導
体装置を提供することを目的とする。Purpose of the Invention In view of the above-mentioned problems, an object of the present invention is to provide a semiconductor device that corrects the above-mentioned drawbacks of conventional semiconductor devices.
考案の概要
本考案に係る半導体装置は、複層構造に配置さ
れている複数の薄膜半導体素子と、これらの複数
の薄膜半導体素子の上方に設けられているプラズ
マ窒化シリコン膜とをそれぞれ具備する半導体装
置において、各薄膜半導体素子の動作領域の少な
くとも一部が上記プラズマ窒化シリコン膜と絶縁
層のみを介して上下に対向配置され、これによつ
て、上記プラズマ窒化シリコン膜に含まれている
水素が上記絶縁層のみを介して上記複数の薄膜半
導体素子のそれぞれの活性層に注入されるように
している。このように構成することによつて、ア
ニールを行うことによりプラズマ窒化シリコン膜
中の水素が各薄膜半導体素子の活性層に容易にか
つ確実にしかも十分に注入され、このため特性が
良好な三次元構造の半導体装置を得ることができ
る。Summary of the invention A semiconductor device according to the invention includes a plurality of thin film semiconductor elements arranged in a multilayer structure and a plasma silicon nitride film provided above the plurality of thin film semiconductor elements. In the device, at least a part of the operating area of each thin film semiconductor element is arranged vertically facing the plasma silicon nitride film with only an insulating layer interposed therebetween, whereby hydrogen contained in the plasma silicon nitride film is removed. The injection is made into the active layer of each of the plurality of thin film semiconductor elements through only the insulating layer. With this configuration, hydrogen in the plasma silicon nitride film can be easily and reliably injected into the active layer of each thin-film semiconductor element by annealing. A semiconductor device having this structure can be obtained.
実施例
以下本考案に係る半導体装置を二層のMOS
TFTから成るＣ−MOSインバータに適用した一
実施例につき図面を参照しながら説明する。Examples The semiconductor device according to the present invention will be described below as a two-layer MOS
An embodiment applied to a C-MOS inverter made of TFT will be described with reference to the drawings.
第１図に示すように、本実施例によるＣ−
MOSインバータにおいては、石英基板１上に
SiO2膜２が形成され、このSiO2膜２上に第１層
の薄膜半導体素子としてのｎチヤネル型のMOS
TFT３が形成されている。このMOS TFT３
は、多結晶シリコン膜から成る活性層５と、この
多結晶シリコン膜にｎ型不純物、例えばAsを選
択的に拡散することにより形成されたn+層から
成るソース領域６及びドレイン領域７と、活性層
５上に形成されたSiO2膜から成るゲート絶縁膜
８と、このゲート絶縁膜８上に形成された
DOPOS膜から成るゲート電極９等から成つてい
る。 As shown in FIG. 1, C-
In the MOS inverter, on the quartz substrate 1
A SiO 2 film 2 is formed, and an n-channel MOS as a first layer thin film semiconductor element is formed on this SiO 2 film 2.
TFT3 is formed. This MOS TFT3
An active layer 5 made of a polycrystalline silicon film, a source region 6 and a drain region 7 made of an n + layer formed by selectively diffusing n-type impurities, such as As, into this polycrystalline silicon film; A gate insulating film 8 made of SiO 2 film formed on the active layer 5 and a gate insulating film 8 formed on this gate insulating film 8.
It consists of a gate electrode 9 etc. made of a DOPOS film.
また、MOS TFT３上にはSiO2膜から成る層
間絶縁膜１１が形成されていて、この層間絶縁膜
１１上に第２層の薄膜半導体素子としてのｐチヤ
ネル型のMOS TFT１２が形成されている。こ
のMOS TFT１２は、多結晶シリコン膜から成
る活性層１４と、この多結晶シリコン膜にｐ型不
純物、例えばＢを選択的に拡散することにより形
成されたp+層から成るソース領域１５及びドレ
イン領域１６と、活性層１４上に形成された
SiO2膜から成るゲート絶縁膜１７と、このゲー
ト絶縁膜１７上に形成されたDOPOS膜から成る
ゲート電極１８等から成つている。さらにMOS
TFT１２上にはSiO2膜から成る絶縁膜２０が形
成されている。なおMOS TFT１２のドレイン
領域１６は、層間絶縁膜１１の開口１１ａを通じ
てMOS TFT３のドレイン領域７と接続されて
いると共に、このドレイン領域１５上にはAl電
極２１が形成されている。 Further, an interlayer insulating film 11 made of a SiO 2 film is formed on the MOS TFT 3, and a p-channel MOS TFT 12 as a second layer thin film semiconductor element is formed on this interlayer insulating film 11. This MOS TFT 12 includes an active layer 14 made of a polycrystalline silicon film, and a source region 15 and a drain region made of a p + layer formed by selectively diffusing p-type impurities such as B into this polycrystalline silicon film. 16 and formed on the active layer 14
It consists of a gate insulating film 17 made of a SiO 2 film, a gate electrode 18 made of a DOPOS film formed on this gate insulating film 17, and the like. Furthermore, MOS
An insulating film 20 made of a SiO 2 film is formed on the TFT 12 . Note that the drain region 16 of the MOS TFT 12 is connected to the drain region 7 of the MOS TFT 3 through the opening 11a of the interlayer insulating film 11, and an Al electrode 21 is formed on the drain region 15.
またMOS TFT３のソース領域６上には、層
間絶縁膜１１の開口１１ｂを通じてDOPOSから
成る取り出し電極２２が形成されていて、この取
り出し電極２２の一端には絶縁膜２０の開口２０
ａを通じてAl電極２３が形成されている。一方、
MOS TFT１２のソース領域１５には、絶縁膜
２０の開口２０ｂを通じてAl電極２４が形成さ
れている。そして上述のAl電極２１，２３，２
４と、絶縁膜２０と、層間絶縁膜１１の一部との
上にプラズマ窒化シリコン膜２６が形成されてい
る。なおこのプラズマ窒化シリコン膜２６は、
MOS TFT３，１２のパツシベーシヨン膜とし
ての役割を果たすと共に、水素の供給源としての
役割を果たしている。また本実施例においては、
活性層５、ソース領域６及びドレイン領域７が
MOS TFT３の動作領域を、また活性層１４、
ソース領域１５及びドレイン領域１６がMOS
TFT１２の動作領域をそれぞれ構成している。 Further, on the source region 6 of the MOS TFT 3, an extraction electrode 22 made of DOPOS is formed through the opening 11b of the interlayer insulating film 11.
An Al electrode 23 is formed through a. on the other hand,
An Al electrode 24 is formed in the source region 15 of the MOS TFT 12 through the opening 20b of the insulating film 20. And the above-mentioned Al electrodes 21, 23, 2
4, the insulating film 20, and a portion of the interlayer insulating film 11, a plasma silicon nitride film 26 is formed. Note that this plasma silicon nitride film 26 is
It serves as a passivation film for the MOS TFTs 3 and 12, and also serves as a hydrogen supply source. Furthermore, in this example,
The active layer 5, the source region 6 and the drain region 7 are
The operating region of the MOS TFT 3, the active layer 14,
Source region 15 and drain region 16 are MOS
Each constitutes an operating area of the TFT 12.
なお本実施例においては、上述のｎチヤネル型
のMOS TFT３とｐチヤネル型のMOS TFT１
２とから第２図に示すようなＣ−MOSインバー
タが構成されていて、MOS TFT３のソース領
域６に接続されているAl電極２３を接地すると
共に、MOS TFT１２のソース領域１６に接続
されているAl電極２４に電源VSSを接続した状態
で、MOS TFT３のゲート電極９とMOS TFT
１２のゲート電極１８とに入力VINを印加し、
MOS TFT１２のドレイン領域１６に接続され
ているAl電極２１から出力VOUTを得るようにな
つている。 In this embodiment, the above-mentioned n-channel type MOS TFT3 and p-channel type MOS TFT1 are used.
2 constitutes a C-MOS inverter as shown in FIG. With the power supply V SS connected to the Al electrode 24, the gate electrode 9 of the MOS TFT 3 and the MOS TFT
Applying the input V IN to the gate electrode 18 of 12,
The output V OUT is obtained from the Al electrode 21 connected to the drain region 16 of the MOS TFT 12 .
上述の実施例によれば、MOS TFT３の上に
MOS TFT１２を積層しているので、Ｃ−MOS
インバータを３次元構造とすることができる。こ
のため、２つのMOS TFTを互いに隣接して平
面的に形成することによりインバータを構成する
場合に比べてインバータ１個当たりの占有面積が
小さくなり、従つてＣ−MOSインバータを高密
度に形成することができる。 According to the above embodiment, on top of the MOS TFT3
Since MOS TFT12 is stacked, C-MOS
The inverter can have a three-dimensional structure. For this reason, the area occupied by each inverter is smaller than when an inverter is constructed by forming two MOS TFTs adjacent to each other in a planar manner, and therefore C-MOS inverters can be formed with high density. be able to.
また上述の実施例によれば、MOS TFT３の
中心とMOS TFT１２の中心とを水平方向に互
いにずらすと共に、第２層のMOS TFT１２の
平面的な大きさを第１層のMOS TFT３のそれ
に比べて小さくすることによつて、MOS TFT
３のソース領域６の一部をプラズマ窒化シリコン
膜２６と層間絶縁膜１１及び絶縁膜２０を介しか
つゲート電極９と取り出し電極２２との間の間隙
を通じて上下に対向配置すると共に、MOS
TFT１２のドレイン領域１６の一部をプラズマ
窒化シリコン膜２６と絶縁膜２０を介しかつゲー
ト電極１８とAl電極２１との間の間隙を通じて
上下に対向配置しているので、次のような利点が
ある。即ち、第１図に示すＣ−MOSインバータ
を例えば400℃で８時間アニールすれば、プラズ
マ窒化シリコン膜２６に含まれている水素は、そ
の拡散が容易なSiO2膜から成る絶縁膜２０、層
間絶縁膜１１及びゲート絶縁膜８の中を例えば矢
印Ａで示す経路に沿つて移動してMOS TFT３
の活性層５に注入されると共に、上述と同様に
SiO2膜から成る絶縁膜２０及びゲート絶縁膜１
７の中を例えば矢印Ｂで示す経路に沿つて移動し
てMOS TFT１２の活性層１４に注入される。
この結果、上述の水素により活性層５，１４の中
に存在するトラツプが埋められ、このためこれら
の活性層５，１４の中のトラツプ密度が減少す
る。従つて、MOS TFT３，１２の実効移動度
μeffを極めて大きくすることができると共に、し
きい値電圧VT及び動作に要するゲート電圧を十
分小さくすることができ、このためＣ−MOSイ
ンバータの特性を良好にすることができる。 Further, according to the above embodiment, the center of the MOS TFT 3 and the center of the MOS TFT 12 are shifted from each other in the horizontal direction, and the planar size of the second layer MOS TFT 12 is made smaller than that of the first layer MOS TFT 3. By miniaturizing MOS TFT
A part of the source region 6 of No. 3 is arranged vertically to face each other through the plasma silicon nitride film 26 and the interlayer insulating film 11 and the insulating film 20 and the gap between the gate electrode 9 and the extraction electrode 22.
Since a part of the drain region 16 of the TFT 12 is arranged vertically facing each other through the plasma silicon nitride film 26 and the insulating film 20 and through the gap between the gate electrode 18 and the Al electrode 21, there are the following advantages. . That is, if the C-MOS inverter shown in FIG. 1 is annealed at, for example, 400° C. for 8 hours, hydrogen contained in the plasma silicon nitride film 26 can be easily diffused into the insulating film 20 made of SiO 2 film, and between the layers. The MOS TFT 3 moves through the insulating film 11 and the gate insulating film 8 along the path shown by arrow A, for example.
is injected into the active layer 5 of
Insulating film 20 and gate insulating film 1 made of SiO 2 film
7, for example, along the path shown by arrow B, and is injected into the active layer 14 of the MOS TFT 12.
As a result, the hydrogen described above fills the traps present in the active layers 5, 14, thereby reducing the trap density in these active layers 5, 14. Therefore, the effective mobility μ eff of the MOS TFTs 3 and 12 can be made extremely large, and the threshold voltage V T and the gate voltage required for operation can be made sufficiently small, which improves the characteristics of the C-MOS inverter. can be made good.
なおMOS TFT３，１２の相対的な配置の仕
方やそれぞれの大きさ、またはAl電極２１，２
３，２４の配置及び形状等は、第１図の矢印Ａ，
Ｂで示されるようなSiO2膜を介する水素の移動
経路が得られれば、上述の実施例と異なつていて
もよく、一般にはMOS TFT３，１２の動作領
域の少なくとも一部がプラズマ窒化シリコン膜２
６と層間絶縁膜１１、絶縁膜２０等の絶縁層のみ
を介して上下に対向配置されていればよい。 Note that the relative arrangement of the MOS TFTs 3 and 12, their respective sizes, or the Al electrodes 21 and 2
The arrangement and shape of 3 and 24 are indicated by arrows A and 24 in FIG.
As long as a hydrogen transfer path through the SiO 2 film as shown by B can be obtained, it may be different from the above embodiment, and generally at least a part of the operating area of the MOS TFTs 3 and 12 is formed by a plasma silicon nitride film. 2
6, interlayer insulating film 11, insulating film 20, and the like, may be disposed vertically facing each other with only insulating layers interposed therebetween.
応用例
上述の実施例においては、本考案に係る半導体
装置を二層のMOS TFTから成るＣ−MOSイン
バータに適用した場合につき説明したが、一般に
多層のMOS TFTまたはバイポーラ・トランジ
スタ等の薄膜半導体素子から成る各種の半導体装
置にも本考案に係る半導体装置を適用することが
できる。Application Example In the above embodiment, the semiconductor device according to the present invention was applied to a C-MOS inverter consisting of a two-layer MOS TFT, but it is generally applied to a thin-film semiconductor device such as a multi-layer MOS TFT or a bipolar transistor. The semiconductor device according to the present invention can also be applied to various semiconductor devices comprising:
考案の効果
本考案に係る半導体装置によれば、各薄膜半導
体素子の動作領域の少なくとも一部がプラズマ窒
化シリコン膜と絶縁層のみを介して上下に対向配
置され、これによつて、プラズマ窒化シリコン膜
に含まれている水素が上記絶縁層のみを介して複
数の薄膜半導体素子のそれぞれの活性層に注入さ
れるようにしているので、アニールを行うことに
よりプラズマ窒化シリコン膜中の水素が各薄膜半
導体素子の活性層に容易にかつ確実にしかも十分
に注入され、このため特性が良好な三次元構造の
半導体装置を得ることができる。Effects of the Invention According to the semiconductor device according to the present invention, at least a part of the operating area of each thin film semiconductor element is vertically opposed to each other with only the plasma silicon nitride film and the insulating layer interposed therebetween. Since the hydrogen contained in the film is injected into the active layer of each of the plurality of thin film semiconductor elements only through the insulating layer, by performing annealing, the hydrogen in the plasma silicon nitride film is injected into each thin film. It is easily and reliably injected into the active layer of the semiconductor element in a sufficient amount, thereby making it possible to obtain a three-dimensionally structured semiconductor device with good characteristics.
第１図は本考案に係る半導体装置を二層の
MOS TFTから成るＣ−MOSインバータに適用
した一実施例を示す断面図、第２図は第１図に示
すＣ−MOSインバータの回路図である。
なお図面に用いた符号において、１……石英基
板、３，１２……MOS TFT（薄膜半導体素子）、
５，１４……活性層、６，１５……ソース領域、
７，１６……ドレイン領域、８，１７……ゲート
絶縁膜（絶縁層）、９，１８……ゲート電極、１
１……層間絶縁膜（絶縁層）、２０……絶縁膜
（絶縁層）、２６……プラズマ窒化シリコン膜、で
ある。
Figure 1 shows a two-layer semiconductor device according to the present invention.
FIG. 2 is a sectional view showing an embodiment applied to a C-MOS inverter made of MOS TFTs, and FIG. 2 is a circuit diagram of the C-MOS inverter shown in FIG. 1. In addition, in the symbols used in the drawings, 1...quartz substrate, 3, 12...MOS TFT (thin film semiconductor device),
5, 14... active layer, 6, 15... source region,
7,16...Drain region, 8,17...Gate insulating film (insulating layer), 9,18...Gate electrode, 1
1... interlayer insulating film (insulating layer), 20... insulating film (insulating layer), 26... plasma silicon nitride film.
Claims (1)
子と、これらの複数の薄膜半導体素子の上方に設
けられているプラズマ窒化シリコン膜とをそれぞ
れ具備する半導体装置において、各薄膜半導体素
子の動作領域の少なくとも一部が上記プラズマ窒
化シリコン膜と絶縁層のみを介して上下に対向配
置され、これによつて、上記プラズマ窒化シリコ
ン膜に含まれている水素が上記絶縁層のみを介し
て上記複数の薄膜半導体素子のそれぞれの活性層
に注入されるようにしたことを特徴とする半導体
装置。 In a semiconductor device including a plurality of thin film semiconductor elements arranged in a multilayer structure and a plasma silicon nitride film provided above the plurality of thin film semiconductor elements, the operating area of each thin film semiconductor element is At least a portion of the plasma silicon nitride film is vertically opposed to the plasma silicon nitride film through only an insulating layer, and thereby hydrogen contained in the plasma silicon nitride film is transferred to the plurality of thin films through only the insulating layer. 1. A semiconductor device characterized in that the injection is carried out into each active layer of a semiconductor element.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3887284U JPS60151147U (en) | 1984-03-16 | 1984-03-16 | semiconductor equipment |
| CA000470776A CA1218470A (en) | 1983-12-24 | 1984-12-21 | Semiconductor device with polycrystalline silicon active region and ic including semiconductor device |
| DE8484116301T DE3485817T2 (en) | 1983-12-24 | 1984-12-24 | METHOD FOR PRODUCING A SEMICONDUCTOR ARRANGEMENT WITH AN ACTIVE ZONE MADE OF POLYCRYSTALLINE SILICON. |
| EP84116301A EP0152624B1 (en) | 1983-12-24 | 1984-12-24 | Method of manufacturing a semiconductor device having a polycristalline silicon-active region. |
| US07/703,057 US5162892A (en) | 1983-12-24 | 1991-05-17 | Semiconductor device with polycrystalline silicon active region and hydrogenated passivation layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3887284U JPS60151147U (en) | 1984-03-16 | 1984-03-16 | semiconductor equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60151147U JPS60151147U (en) | 1985-10-07 |
| JPH0341479Y2 true JPH0341479Y2 (en) | 1991-08-30 |
Family
ID=30546281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3887284U Granted JPS60151147U (en) | 1983-12-24 | 1984-03-16 | semiconductor equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60151147U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012157472A1 (en) * | 2011-05-13 | 2012-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
-
1984
- 1984-03-16 JP JP3887284U patent/JPS60151147U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60151147U (en) | 1985-10-07 |
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