JPH0341694A - ワード線駆動回路 - Google Patents
ワード線駆動回路Info
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- JPH0341694A JPH0341694A JP1176475A JP17647589A JPH0341694A JP H0341694 A JPH0341694 A JP H0341694A JP 1176475 A JP1176475 A JP 1176475A JP 17647589 A JP17647589 A JP 17647589A JP H0341694 A JPH0341694 A JP H0341694A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、相補型ＭＯ８？−ランジスタ（以下、ＣＭＯ
８という）構成のダイナミックＲＡＭ （ランダム・ア
クセス・メモリ）等の半導体記憶装置におけるワード線
駆動回路に関するものである。
８という）構成のダイナミックＲＡＭ （ランダム・ア
クセス・メモリ）等の半導体記憶装置におけるワード線
駆動回路に関するものである。
（従来の技術）
従来、このような分野としては、例えば次のようなもの
があった。以下その構成を図を用いて説明する。
があった。以下その構成を図を用いて説明する。
第２図は、従来のｌトランジスタ型ダイナミックメモリ
セルの回路図である。
セルの回路図である。
このダイナミックメモリセル１は、Ｎチャネル型ＭＯＳ
トランジスタ（以下、ＮＭＯ８という）ｌａとキャパシ
タ■ｂとで構成されている。そのＮＭＯ３ｌａのゲート
がワード線２−１に、ドレインがビット線３−１に、ソ
ースがキャパシタＬｂを介して固定電位■ＣＰに、それ
ぞれ接続されている。
トランジスタ（以下、ＮＭＯ８という）ｌａとキャパシ
タ■ｂとで構成されている。そのＮＭＯ３ｌａのゲート
がワード線２−１に、ドレインがビット線３−１に、ソ
ースがキャパシタＬｂを介して固定電位■ＣＰに、それ
ぞれ接続されている。
次に動作を説明する。
このメモリセル１．は、キャパシタ１ｂに“１”“ＯＩ
Ｉの情報を４１ ＨＩＩレベル、“Ｌ°゛レベルの電荷
として記憶するため、その電荷量はできるだけ多いこと
が望ましい。ここで、メモリセル１に情報“１゛°を書
き込む場合、ワード線２−１が“Ｈレベルとなり、ＮＭ
Ｏ８１ａがオンする。次に、図示しない列デコーダによ
り選択されたビット線３−１がＨ”レベルになる。この
時、ＮＭＯ８ｌａを介してキャパシタｌｂに“Ｈ”レベ
ルが伝達され、ビット線３−１の寄生容量とキャパシタ
１ｂとの間で電荷の再分配が行われる。すると、ＮＭＯ
８１ａのソース電位が上昇する。そのためゲート・ソー
ス間電位差ＶＧＳがＮＭＯ３のスレッショルド電圧ＶＴ
Ｎ （＝０．７ｖ程度〉より下回れば、ＮＭＯ３１ａは
オフすることになる。したがって、ビット線３−１から
充分な電荷をキャパシタ１ｂへ伝達するためには、ワー
ド線２−１の電位をビット線３−１の゛Ｈｐ＋レベルよ
りスレッショルド電圧ＶＴＮ分、高電位にする必要があ
る。
Ｉの情報を４１ ＨＩＩレベル、“Ｌ°゛レベルの電荷
として記憶するため、その電荷量はできるだけ多いこと
が望ましい。ここで、メモリセル１に情報“１゛°を書
き込む場合、ワード線２−１が“Ｈレベルとなり、ＮＭ
Ｏ８１ａがオンする。次に、図示しない列デコーダによ
り選択されたビット線３−１がＨ”レベルになる。この
時、ＮＭＯ８ｌａを介してキャパシタｌｂに“Ｈ”レベ
ルが伝達され、ビット線３−１の寄生容量とキャパシタ
１ｂとの間で電荷の再分配が行われる。すると、ＮＭＯ
８１ａのソース電位が上昇する。そのためゲート・ソー
ス間電位差ＶＧＳがＮＭＯ３のスレッショルド電圧ＶＴ
Ｎ （＝０．７ｖ程度〉より下回れば、ＮＭＯ３１ａは
オフすることになる。したがって、ビット線３−１から
充分な電荷をキャパシタ１ｂへ伝達するためには、ワー
ド線２−１の電位をビット線３−１の゛Ｈｐ＋レベルよ
りスレッショルド電圧ＶＴＮ分、高電位にする必要があ
る。
そこで、ワード線の電位を高めるため、第３図に示すよ
うなワード線駆動回路を用いたダイナミックＲＡＭが提
案されている。
うなワード線駆動回路を用いたダイナミックＲＡＭが提
案されている。
第３図は、第２図の１トランジスタ型ダイナミツクメモ
リセルｌを用いて構成された従来のダイナミックＲＡＭ
の概略の構成ブロック図である。
リセルｌを用いて構成された従来のダイナミックＲＡＭ
の概略の構成ブロック図である。
このダイナミックＲＡＭは、複数のワード線２−１．２
−２・・・・・・及び図示しない列デコーダにより選択
される複数のビット線対３−１．３−２・・・・・・を
有し、それらのワード線２−１．２−２・・曲及びビッ
ト線３−１．３−２・・曲の各交点には、メモリセルト
・・・・・がそれぞれ接続されている。ワード線２−１
．２−２・・・・・・は、行デコーダ５に接続され、ビ
ット線３−１．３−２・・・・・・の一端には、センス
アンプ６が接続されている。さらに、ワード線２−１．
２−２・・・・・・と行デコーダ５の出力である行選択
信号Ｓ１．Ｓ２・・・・・・との間にワード線駆動回路
群７が接続されている。
−２・・・・・・及び図示しない列デコーダにより選択
される複数のビット線対３−１．３−２・・・・・・を
有し、それらのワード線２−１．２−２・・曲及びビッ
ト線３−１．３−２・・曲の各交点には、メモリセルト
・・・・・がそれぞれ接続されている。ワード線２−１
．２−２・・・・・・は、行デコーダ５に接続され、ビ
ット線３−１．３−２・・・・・・の一端には、センス
アンプ６が接続されている。さらに、ワード線２−１．
２−２・・・・・・と行デコーダ５の出力である行選択
信号Ｓ１．Ｓ２・・・・・・との間にワード線駆動回路
群７が接続されている。
ワード線駆動回路群７は、ワード線２−１．２−２・・
・・・・毎に設けられたワード線駆動口＃１７−１゜７
−２・・・・・・を備え、例えば、ワード線駆動回路７
〜１は、駆動電位ｖｐｗと接地電位ｖＳＳとの間に直列
接続されたＰチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯ８という＞７−１ａ、ＮＭＯ８７−１ｂとで構成さ
れている。同様に、ワード線駆動口＃Ｉ７−２・・・・
・・には、ＰＭＯ８７−２ａ・・曲とＮＭＯ８７−２ｂ
・・・・・・とが駆動口８７−１と同様にそれぞれ構成
されている。なお、駆動電位Ｖｐｗは、電源電位ＶＣＣ
より第２図中のＮＭＯ８１ａのスレッショルド電圧Ｖｔ
用以上に昇圧した電位である。
・・・・毎に設けられたワード線駆動口＃１７−１゜７
−２・・・・・・を備え、例えば、ワード線駆動回路７
〜１は、駆動電位ｖｐｗと接地電位ｖＳＳとの間に直列
接続されたＰチャネル型ＭＯＳトランジスタ（以下、Ｐ
ＭＯ８という＞７−１ａ、ＮＭＯ８７−１ｂとで構成さ
れている。同様に、ワード線駆動口＃Ｉ７−２・・・・
・・には、ＰＭＯ８７−２ａ・・曲とＮＭＯ８７−２ｂ
・・・・・・とが駆動口８７−１と同様にそれぞれ構成
されている。なお、駆動電位Ｖｐｗは、電源電位ＶＣＣ
より第２図中のＮＭＯ８１ａのスレッショルド電圧Ｖｔ
用以上に昇圧した電位である。
次に動作を説明する。
例えば、メモリセル１に情報“１°゛を書き込む場合、
行デコーダ５の出力である行選択信号Ｓｔ。
行デコーダ５の出力である行選択信号Ｓｔ。
Ｓ２・・・・・・中の１本、例えば、行選択信号ＳＬが
選択されると、行選択信号Ｓ１は“Ｌｌｌレベルとなる
。その結果、ＰＭＯ８７−１ａはオンし、ＮＭＯ８７−
１ｂがオフする。すると、ワード線２−１が、ＰＭＯ８
７−１ａを介して駆動電位ｖｐｗと同電位まで上昇し、
“°Ｈ°°レベルとなり、メモリセル１内のＮＭＯ９１
ａがオンする。さらに、図示しない列デコーダにより選
択されたビット線３−１が“Ｈ”レベルになる。この時
、ＮＭＯ８１ａを介してキャパシタ１ｂに“Ｈ”レベル
が伝達され、ビット線３−１の寄生容量とキャパシタ１
ｂとの間で電荷の再分配が行われる。この様に、メモリ
セル１に情報゛１１１が書き込まれる。
選択されると、行選択信号Ｓ１は“Ｌｌｌレベルとなる
。その結果、ＰＭＯ８７−１ａはオンし、ＮＭＯ８７−
１ｂがオフする。すると、ワード線２−１が、ＰＭＯ８
７−１ａを介して駆動電位ｖｐｗと同電位まで上昇し、
“°Ｈ°°レベルとなり、メモリセル１内のＮＭＯ９１
ａがオンする。さらに、図示しない列デコーダにより選
択されたビット線３−１が“Ｈ”レベルになる。この時
、ＮＭＯ８１ａを介してキャパシタ１ｂに“Ｈ”レベル
が伝達され、ビット線３−１の寄生容量とキャパシタ１
ｂとの間で電荷の再分配が行われる。この様に、メモリ
セル１に情報゛１１１が書き込まれる。
また、非選択の行選択信号Ｓ２は“ＨＩＴレベルを維持
して、ＮＭＯ８７−２ｂがオンし続けるので、ワード線
２−２は゛Ｌ″レベルであり、キャパシタ１ｂとビット
線３−２とは電気的に接続されず、電荷の再分配は行わ
れない。
して、ＮＭＯ８７−２ｂがオンし続けるので、ワード線
２−２は゛Ｌ″レベルであり、キャパシタ１ｂとビット
線３−２とは電気的に接続されず、電荷の再分配は行わ
れない。
（発明が解決しようとする課題）
しかしながら、上記構成のワード線駆動回路では、次の
ような問題があった。
ような問題があった。
非選択時の行選択信号Ｓ２が、″゛Ｈ′°Ｈ′°レベル
電位ＶＣＣ＞を維持している時、駆動電位ｖｐｗが昇圧
し、ＰＭＯ３？−２ａのゲート・ソース間電位ＶＧＳが
、そのスレッショルド電圧ＶＴＲ（０，８ｖ程度）を越
えると、ＰＭＯ８７−２ａはオンする。そのため、ＰＭ
Ｏ８７−２ａおよびＮＭＯ８７−２ｂを通じて、駆動電
位ＶＰＷが接地電位ＶＳＳヘリークする。したがって、
駆動電位ｖｐｗは電源電位ＶＣＣよりＰＭＯ３７−２ａ
のスレッショルド電圧分銀上には昇圧できない。これに
より、ワード線を高電位に維持させ、ビット線３−１か
ら充分な電荷をメモリセル１内のキャパシタ１ｂへ伝達
することができないという問題があった。
電位ＶＣＣ＞を維持している時、駆動電位ｖｐｗが昇圧
し、ＰＭＯ３？−２ａのゲート・ソース間電位ＶＧＳが
、そのスレッショルド電圧ＶＴＲ（０，８ｖ程度）を越
えると、ＰＭＯ８７−２ａはオンする。そのため、ＰＭ
Ｏ８７−２ａおよびＮＭＯ８７−２ｂを通じて、駆動電
位ＶＰＷが接地電位ＶＳＳヘリークする。したがって、
駆動電位ｖｐｗは電源電位ＶＣＣよりＰＭＯ３７−２ａ
のスレッショルド電圧分銀上には昇圧できない。これに
より、ワード線を高電位に維持させ、ビット線３−１か
ら充分な電荷をメモリセル１内のキャパシタ１ｂへ伝達
することができないという問題があった。
その上、ＰＭＯ８７−２ａからＮＭＯ３７−’２ｂへ電
流が流れるので、非選択ワード線２−２の電位が上昇す
る。その結果、そのワード線２−２に接続されたメモリ
セル１内のＮ−ＭＯ８１ａがオンし、記憶データが破壊
される虞があった。
流が流れるので、非選択ワード線２−２の電位が上昇す
る。その結果、そのワード線２−２に接続されたメモリ
セル１内のＮ−ＭＯ８１ａがオンし、記憶データが破壊
される虞があった。
本発明は、前記従来技術が持っていた課題として、駆動
電位を充分に昇圧できない点、メモリセルの記憶データ
が破壊される点について解決したワード線駆動回路を提
供するものである。
電位を充分に昇圧できない点、メモリセルの記憶データ
が破壊される点について解決したワード線駆動回路を提
供するものである。
（課題を解決するための手段）
アドレス解読用の行デコーダの出力によりオン・オフ制
御され、ソースが駆動電位に、ドレインがワード線にそ
れぞれ接続されたＰチャネル型ＭｏＳトランジスタと、
前記行デコーダの出力によりオン・オフ制御され、ドレ
インが前記ワード線に、ソースが一定電位にそれぞれ接
続されたＮチャネル型ＭＯＳトランジスタとを備えた相
補型ＭＯＳトランジスタ構成の半導体記憶装置における
ワード線駆動回路において、次ような手段を講じたもの
である。
御され、ソースが駆動電位に、ドレインがワード線にそ
れぞれ接続されたＰチャネル型ＭｏＳトランジスタと、
前記行デコーダの出力によりオン・オフ制御され、ドレ
インが前記ワード線に、ソースが一定電位にそれぞれ接
続されたＮチャネル型ＭＯＳトランジスタとを備えた相
補型ＭＯＳトランジスタ構成の半導体記憶装置における
ワード線駆動回路において、次ような手段を講じたもの
である。
前記Ｐチャネル型ＭＯＳトランジスタのゲート・ソース
間に接続された昇圧用キャパシタと、前記行デコーダの
出力側と前記Ｐチャネル型ＭＯＳトランジスタのゲート
との間に接続され、所定のタイミングでオン・オフ動作
するＭＯＳトランジスタとを設けたものである。
間に接続された昇圧用キャパシタと、前記行デコーダの
出力側と前記Ｐチャネル型ＭＯＳトランジスタのゲート
との間に接続され、所定のタイミングでオン・オフ動作
するＭＯＳトランジスタとを設けたものである。
〈作用〉
本発明によれば、以上のようにワード線駆動回路を構成
したので、昇圧用キャパシタは、駆動電位が所定の高電
位に高められた時に、ＰＭＯ８のゲート電位を昇圧し、
ＭＯＳトランジスタは、その昇圧されたＰＭＯ８のゲー
ト電荷を保持するように働く。これにより、非選択のワ
ード線駆動回路内のＰＭＯ８をオンさせることがない。
したので、昇圧用キャパシタは、駆動電位が所定の高電
位に高められた時に、ＰＭＯ８のゲート電位を昇圧し、
ＭＯＳトランジスタは、その昇圧されたＰＭＯ８のゲー
ト電荷を保持するように働く。これにより、非選択のワ
ード線駆動回路内のＰＭＯ８をオンさせることがない。
したがって、前記課題を解決することができるのである
。
。
（実施例）
第１図は、本発明の実施例に係るワード線駆動回路を用
いたダイナミックＲＡＭの概略の構成ブロック図である
。
いたダイナミックＲＡＭの概略の構成ブロック図である
。
このダイナミックＲＡＭは、データ格納用のメモリセル
５０を備えている。メモリセル５０は、複数のワード線
５１−１．５１−２・・・・・・及び複数のビット線５
２−１．５２−２・・・・・・を有し、それらのワード
線５１−１・・・・・・及びビット線５２−１・・・・
・・の各交点には、メモリセル５３が接続されている。
５０を備えている。メモリセル５０は、複数のワード線
５１−１．５１−２・・・・・・及び複数のビット線５
２−１．５２−２・・・・・・を有し、それらのワード
線５１−１・・・・・・及びビット線５２−１・・・・
・・の各交点には、メモリセル５３が接続されている。
例えば１トランジスタ型のメモリセル５３は、データ転
送用のＮＭＯ８５３ａとデータ保持用のキャパシタ５３
ｂとを備え、そのＮＭＯ３５３ａのゲートがワード線５
１−４・・・・・・に、ドレインがビット線５２−■・
・・・司こ、ソースがキャパシタ５３ｂを介して固定電
位ｖｃｐ（例えば、電源電位ＶＣＣ／２）にそれぞれ接
続されている。ビット線５２−１・・・・・・には、セ
ンスアンプ５４が接続され、ワード線５１−１・・・・
・・には、ワード線５１−１・・・・・・を所定の電位
に昇圧するワード線駆動回路群５５が接続されている。
送用のＮＭＯ８５３ａとデータ保持用のキャパシタ５３
ｂとを備え、そのＮＭＯ３５３ａのゲートがワード線５
１−４・・・・・・に、ドレインがビット線５２−■・
・・・司こ、ソースがキャパシタ５３ｂを介して固定電
位ｖｃｐ（例えば、電源電位ＶＣＣ／２）にそれぞれ接
続されている。ビット線５２−１・・・・・・には、セ
ンスアンプ５４が接続され、ワード線５１−１・・・・
・・には、ワード線５１−１・・・・・・を所定の電位
に昇圧するワード線駆動回路群５５が接続されている。
ワード線駆動回路群５５は、ＣＭＯ８構成である複数の
ワード線駆動回路５５−１．５５−２・・・・・・を備
えている。例えばワード線駆動回路５５−１は、ドレイ
ンがワード線５１−１に接続されたＰＭＯ８５５−１ａ
を有し、そのＰＭＯ８５５−１ａのソースが駆動電位Ｖ
ＰＷに接続され、そのソース・ゲート間には昇圧用のキ
ャパシタ５５１ｂが接続されている。さらに、ＰＭＯ３
５５−１ａのドレインには、ＮＭＯ８５５−１ｃのドレ
インが接続され、そのＮＭＯ８５５−１，ｃのソースが
接地電位ＶＳＳに接続されている。さらに、ＰＭＯ３５
５−１ａのゲートが、ＮＭＯ８５５−１ｄを介してノー
ドＮｌに、そのノードＮｌがＮＭＯ８５５−１ｃのゲー
トと行選択信号８５６−１とにそれぞれ接続されている
。そして、その行選択信号５５６−１が行デコーダ５６
に接続されている。行デコーダ５６は行アドレスを解読
し、複数の行選択信号５５６−１．５６−２・・・・・
・の中から、例えば行選択信号８５６−１を出力する回
路である 同様に、ワード線駆動回路５５−２は、ドレインがワー
ド線５１−２に接続されたＰＭＯ８５５−２ａ有し、そ
のＰＭＯ３５５−２ａのソースが駆動電位■ＰＷに接続
され、そのソース・ゲート間には昇圧用のキャパシタ５
５−２ｂが接続されている。さらに、ＰＭＯ８５５−２
ａのトレインには、ＮＭＯ８５５−２ｃのドレインが接
続され、そのＮＭＯ８５５−２ｃのソースが接地電位Ｖ
ＳＳに接続されている。その上、ＰＭＯＳ５５−２ａの
ゲートが、ＮＭＯ８５５−２ｄを介してノードＮ２に、
そのノードＮ２がＮＭＯ８５５−２ｃのゲートと行選択
信号５５６−２とにそれぞれ接続されている。さらに、
行選択信号８５６−２が行デコーダ５６に接続されてい
る。
ワード線駆動回路５５−１．５５−２・・・・・・を備
えている。例えばワード線駆動回路５５−１は、ドレイ
ンがワード線５１−１に接続されたＰＭＯ８５５−１ａ
を有し、そのＰＭＯ８５５−１ａのソースが駆動電位Ｖ
ＰＷに接続され、そのソース・ゲート間には昇圧用のキ
ャパシタ５５１ｂが接続されている。さらに、ＰＭＯ３
５５−１ａのドレインには、ＮＭＯ８５５−１ｃのドレ
インが接続され、そのＮＭＯ８５５−１，ｃのソースが
接地電位ＶＳＳに接続されている。さらに、ＰＭＯ３５
５−１ａのゲートが、ＮＭＯ８５５−１ｄを介してノー
ドＮｌに、そのノードＮｌがＮＭＯ８５５−１ｃのゲー
トと行選択信号８５６−１とにそれぞれ接続されている
。そして、その行選択信号５５６−１が行デコーダ５６
に接続されている。行デコーダ５６は行アドレスを解読
し、複数の行選択信号５５６−１．５６−２・・・・・
・の中から、例えば行選択信号８５６−１を出力する回
路である 同様に、ワード線駆動回路５５−２は、ドレインがワー
ド線５１−２に接続されたＰＭＯ８５５−２ａ有し、そ
のＰＭＯ３５５−２ａのソースが駆動電位■ＰＷに接続
され、そのソース・ゲート間には昇圧用のキャパシタ５
５−２ｂが接続されている。さらに、ＰＭＯ８５５−２
ａのトレインには、ＮＭＯ８５５−２ｃのドレインが接
続され、そのＮＭＯ８５５−２ｃのソースが接地電位Ｖ
ＳＳに接続されている。その上、ＰＭＯＳ５５−２ａの
ゲートが、ＮＭＯ８５５−２ｄを介してノードＮ２に、
そのノードＮ２がＮＭＯ８５５−２ｃのゲートと行選択
信号５５６−２とにそれぞれ接続されている。さらに、
行選択信号８５６−２が行デコーダ５６に接続されてい
る。
この様に、複数のワード線駆動回路５５−１゜５５−２
・・・・・・が、各行選択信号５５６−１．３５６−２
・・・・・・と、各ワード線５１−１．５１−２・・・
・・・どの間に接続されている。
・・・・・・が、各行選択信号５５６−１．３５６−２
・・・・・・と、各ワード線５１−１．５１−２・・・
・・・どの間に接続されている。
一方、ＮＭＯ８５５−１ｄ、５５−２ｄ・・・・・・の
各ゲートは、ゲート制御回路５７に共通接続されている
。
各ゲートは、ゲート制御回路５７に共通接続されている
。
ゲート制御回路５７は、入力信号ＶＩ用の入力端子５７
ａを有し、その入力端子５７ａがインバータ５７ｂの入
力側に接続されている。インバータ５７ｂの出力側ＢＴ
は、昇圧用のキャパシタ５７ｃを介してノードｎ１にお
いてワード線駆動回路群５５内のＮＭＯ８５５−１ｄ
５５−２ｄ・・・・・・の各ゲートに共通接続されて
いる。さらに、ノードｎ１と電源電位■ＣＣとの間には
、ゲートが電源電位ＶＣＣに接続されたＮＭＯ３５７ｄ
とＮＭＯ８５７ｅとが並列接続されている。また、入力
端子５７ａは昇圧用のキャパシタ５７ｆを介し、ノード
ｎ２においてＮＭＯ８５７ｅのゲートに接続され、その
ノードｎ２と電源電位ＶＣＣとの間にゲートが電源電位
ＶＣＣに接続されたＮＭＯ８５７ｇが接続されている。
ａを有し、その入力端子５７ａがインバータ５７ｂの入
力側に接続されている。インバータ５７ｂの出力側ＢＴ
は、昇圧用のキャパシタ５７ｃを介してノードｎ１にお
いてワード線駆動回路群５５内のＮＭＯ８５５−１ｄ
５５−２ｄ・・・・・・の各ゲートに共通接続されて
いる。さらに、ノードｎ１と電源電位■ＣＣとの間には
、ゲートが電源電位ＶＣＣに接続されたＮＭＯ３５７ｄ
とＮＭＯ８５７ｅとが並列接続されている。また、入力
端子５７ａは昇圧用のキャパシタ５７ｆを介し、ノード
ｎ２においてＮＭＯ８５７ｅのゲートに接続され、その
ノードｎ２と電源電位ＶＣＣとの間にゲートが電源電位
ＶＣＣに接続されたＮＭＯ８５７ｇが接続されている。
なお、入力信号ＶＩは、ダイナミックＲＡＭが待機状態
の時に“Ｌ１１レベルとなり、動作状態の時に“Ｈ°゛
レベルとなる信号であり、駆動電位ｖｐｗは、ダイナミ
ックＲＡＭが待機状態では接地電位ｖＳＳになり、動作
状態の時には所定の電位まで昇圧される電位である。
の時に“Ｌ１１レベルとなり、動作状態の時に“Ｈ°゛
レベルとなる信号であり、駆動電位ｖｐｗは、ダイナミ
ックＲＡＭが待機状態では接地電位ｖＳＳになり、動作
状態の時には所定の電位まで昇圧される電位である。
第４図は、第１図の動作波形図であり、この図を参照し
つつ第１図の動作を説明する。なお、説明を簡単にする
ため、複数個あるワード線駆動回路５５−１．５５−２
・・・・・・の内、図示された回路５５−１．５５−２
につき説明する。
つつ第１図の動作を説明する。なお、説明を簡単にする
ため、複数個あるワード線駆動回路５５−１．５５−２
・・・・・・の内、図示された回路５５−１．５５−２
につき説明する。
（ａ＞ 時刻ｔ１以前の動作
入力信号ＶＩが゛Ｌ″レベル（待機状態）であり、ＮＭ
Ｏ３５７ｇはオン状態であるため、ノードｎ２の電位Ｖ
ｎ２は、 Ｖｎ２＝ＶＣＣ−ＶＴＮ 但し、ＶＴＮ、ＮＭＯ８のスレッショルド電圧 となる。ノードｎ１の電位Ｖｎｌは、インバータの出力
側ＢＴがＨ°”レベルになるので、キャパシタ５７ｃに
よって昇圧され、次式のようになる。
Ｏ３５７ｇはオン状態であるため、ノードｎ２の電位Ｖ
ｎ２は、 Ｖｎ２＝ＶＣＣ−ＶＴＮ 但し、ＶＴＮ、ＮＭＯ８のスレッショルド電圧 となる。ノードｎ１の電位Ｖｎｌは、インバータの出力
側ＢＴがＨ°”レベルになるので、キャパシタ５７ｃに
よって昇圧され、次式のようになる。
Ｖｎ １ ＝ＶＣＣ＋ＶＴＮ＋＜２
そのため、ＮＩＶＩＯ８５５−１，ｄ、５５−２ｄが共
にオンし、行選択信号５５６−１，８５６−２がともに
ＩＩ ＨＩＴレベルなので、ＰＭＯ３５５−１ａ。
にオンし、行選択信号５５６−１，８５６−２がともに
ＩＩ ＨＩＴレベルなので、ＰＭＯ３５５−１ａ。
５５−２ａの各ゲートは電源電位ＶＣＣになっている。
したがって、ＰＭＯ８５５−１ａ、５５−２ａはオフ状
態であり、ワード線５１−１．５１−２は活性化されな
い。
態であり、ワード線５１−１．５１−２は活性化されな
い。
（ｂ） 時刻ｔｌ−Ｓ−ｔ２の動作
入力電圧ＶＩが“Ｈ°゛レベルになると、キャパシタ５
７ｆの昇圧動作により、ノードｎ２の電位Ｖｎ２は Ｖｎ２＝ＶＣＣ＋ＶＴＮ＋α まで昇圧する。また、インバータ５７ｂの出力側の電位
ＢＴは“°Ｌ′ルベルになるので、キャパシタ５７ｃの
カップリング機能によってノードｎｌの電位Ｖｎｌは低
下する。ところが、ノードｎ２の電位Ｖｎ２が昇圧して
いるため、電位Ｖｎｌは電源電位ＶＣＣになる。
７ｆの昇圧動作により、ノードｎ２の電位Ｖｎ２は Ｖｎ２＝ＶＣＣ＋ＶＴＮ＋α まで昇圧する。また、インバータ５７ｂの出力側の電位
ＢＴは“°Ｌ′ルベルになるので、キャパシタ５７ｃの
カップリング機能によってノードｎｌの電位Ｖｎｌは低
下する。ところが、ノードｎ２の電位Ｖｎ２が昇圧して
いるため、電位Ｖｎｌは電源電位ＶＣＣになる。
その後、行デコーダ５６により、例えば行選択信号５５
６−１が選択されたとすると、行選択信号Ｓ−５６−１
はＩ Ｌ ｌ“レベルになる。この時、ＮＭＯ８５５−
１ｄのゲートが“ｌ Ｈｌ”レベルであるため、既にオ
ン状態にある。その結果、Ｐ−ＭＯ８５５−１ａのゲー
トはＬ”レベルとなり、そのＰ−ＭＯ８５５−１ａはオ
ンする。
６−１が選択されたとすると、行選択信号Ｓ−５６−１
はＩ Ｌ ｌ“レベルになる。この時、ＮＭＯ８５５−
１ｄのゲートが“ｌ Ｈｌ”レベルであるため、既にオ
ン状態にある。その結果、Ｐ−ＭＯ８５５−１ａのゲー
トはＬ”レベルとなり、そのＰ−ＭＯ８５５−１ａはオ
ンする。
（Ｃ） 時刻ｔ２〜ｔ３以後の動作
駆動電位ｖｐｗが“Ｌ″レベルらｖｃｃ＋ｖＴＮ＋αま
で昇圧すると、キャパシタ５５−１ｂの昇圧動作により
、９ＭＯ８５５−１ａのゲート電位ＶＧＩが昇圧される
。しかし、Ｎ−ＭＯ８５５−１ｄがオンしているので、
そのＰ−ＭＯ３５５−１ａのゲート電位は″“Ｌ”レベ
ルを維持する。
で昇圧すると、キャパシタ５５−１ｂの昇圧動作により
、９ＭＯ８５５−１ａのゲート電位ＶＧＩが昇圧される
。しかし、Ｎ−ＭＯ８５５−１ｄがオンしているので、
そのＰ−ＭＯ３５５−１ａのゲート電位は″“Ｌ”レベ
ルを維持する。
そのため、９ＭＯ８５５−１ａはオン状態であり、ワー
ド線５１−ｌの電位は駆動電位ｖｐｗと同電位まで上昇
する。即ち、ワード線５１−１の電位は゛Ｈ１ｌレベル
となり、メモリセル５３内のＮＭＯ８５３ａがオンする
。
ド線５１−ｌの電位は駆動電位ｖｐｗと同電位まで上昇
する。即ち、ワード線５１−１の電位は゛Ｈ１ｌレベル
となり、メモリセル５３内のＮＭＯ８５３ａがオンする
。
ここで、例えばメモリセル５３に情報１１ Ｉ １１を
書き込む場合、図示しない列デコーダにより選択された
ビット線５２−■が“Ｈ”レベルになる。
書き込む場合、図示しない列デコーダにより選択された
ビット線５２−■が“Ｈ”レベルになる。
この時、ＮＭＯ８５３ａを介してキャパシタ５３ｂに“
Ｈ”レベルが伝達され、ビット線５２−１の寄生容量と
キャパシタ５３ｂとの間で電荷の再分配が行われる。こ
れにより、メモリセル５３に情報“１”が書き込まれる
ことになる。
Ｈ”レベルが伝達され、ビット線５２−１の寄生容量と
キャパシタ５３ｂとの間で電荷の再分配が行われる。こ
れにより、メモリセル５３に情報“１”が書き込まれる
ことになる。
一方、行選択信号５５６−２は、この時、非選択状態で
あるので、“Ｈ°°レベルを維持し、９ＭＯ８５５−２
ａのゲート電位ＶＧ２は１１ ＨＩＩレベルである。と
ころが、駆動電位ＶＰＷが上昇し、さらにキャパシタ５
５−２ｂの昇圧動作により、９ＭＯ８５５−２ａのゲー
ト電位ＶＧ２は、ＶＧ２＝ＶＣＣ＋ＶＴＮ＋β イ旦し、ＶＯ２＞ＶＣＣ＋ＶＴ’Ｎ＋αまで、昇圧する
。
あるので、“Ｈ°°レベルを維持し、９ＭＯ８５５−２
ａのゲート電位ＶＧ２は１１ ＨＩＩレベルである。と
ころが、駆動電位ＶＰＷが上昇し、さらにキャパシタ５
５−２ｂの昇圧動作により、９ＭＯ８５５−２ａのゲー
ト電位ＶＧ２は、ＶＧ２＝ＶＣＣ＋ＶＴＮ＋β イ旦し、ＶＯ２＞ＶＣＣ＋ＶＴ’Ｎ＋αまで、昇圧する
。
この時、ＮＭＯ８５５−２ｄで４１．９ＭＯ８５５−２
ａのゲート側がドレイン、ノードＮ２側がソースの役割
をしている。そのため、ゲート電位であるノードｎｌの
電位Ｖｎｌと行選択信号５５６−２とが、共に、電源電
圧ＶＣＣであるので、ゲート・ソース間電位ＶＧＳがス
レッショルド電圧ＶＴＮ以下となる。その結果、ＮＭＯ
８５５−２ｄはオフし、９ＭＯ８５５−２ａのゲート電
位ＶＧ２は昇圧レベルを保持する。したがって、ＰＭＯ
３５５−２ａはオフ状態のままであり、ワード線５１−
２は非活性状態を維持ず−る。
ａのゲート側がドレイン、ノードＮ２側がソースの役割
をしている。そのため、ゲート電位であるノードｎｌの
電位Ｖｎｌと行選択信号５５６−２とが、共に、電源電
圧ＶＣＣであるので、ゲート・ソース間電位ＶＧＳがス
レッショルド電圧ＶＴＮ以下となる。その結果、ＮＭＯ
８５５−２ｄはオフし、９ＭＯ８５５−２ａのゲート電
位ＶＧ２は昇圧レベルを保持する。したがって、ＰＭＯ
３５５−２ａはオフ状態のままであり、ワード線５１−
２は非活性状態を維持ず−る。
（ｄ） 時刻ｔ３以後の動作
再び、入力電位ＶＩがＩＩ Ｌ ＩＩレベル（待機状態
）になると、ノードｎ２の電位Ｖｎ２は、キャパシタ５
７ｆのカップリング機能により低下する。しかし、ＮＭ
Ｏ３５７ｇの作用のため、次式のようになる。
）になると、ノードｎ２の電位Ｖｎ２は、キャパシタ５
７ｆのカップリング機能により低下する。しかし、ＮＭ
Ｏ３５７ｇの作用のため、次式のようになる。
Ｖｎ２＝ＶＣＣ−ＶＴＮ
・また、インバータ５７ｂの出力側ＢＴは、“Ｈ”レベ
ルになり、キャパシタ５７ｃの昇圧動作によって、ノー
ドｎ１の電位Ｖｎｌは、 Ｖｎ １＝ＶＣＣ＋Ｖ’ｌ’Ｎ＋α まで昇圧する。
ルになり、キャパシタ５７ｃの昇圧動作によって、ノー
ドｎ１の電位Ｖｎｌは、 Ｖｎ １＝ＶＣＣ＋Ｖ’ｌ’Ｎ＋α まで昇圧する。
ここで、行デコーダ５６の出力である行選択信号５５６
−１，３５６−２が、ともに“Ｈ′°レベルになると、
ＮＭＯ８５５−１ｃ、５５−２ｃはそれぞれオン状態と
なる。その結果、ワード線５１−１．５１−２が共に接
地電位ＶＳＳになり、非活性状態になる。また、９ＭＯ
８５５−１ａ。
−１，３５６−２が、ともに“Ｈ′°レベルになると、
ＮＭＯ８５５−１ｃ、５５−２ｃはそれぞれオン状態と
なる。その結果、ワード線５１−１．５１−２が共に接
地電位ＶＳＳになり、非活性状態になる。また、９ＭＯ
８５５−１ａ。
５５−２ａの各ゲート電圧ＶＧＩ、ＶＧ２は、時刻ｔ２
〜ｔ３における駆動電位ｖｐｗの昇圧時に高い電位を得
るために、時刻ｔ３以後であっても、高電位に保つ必要
がある。その電圧ＶＧＩ、ＶＧ２は、ノードｎ１の電位
Ｖｎｌが昇圧しているので、行選択信号５５６−１．８
５６−２の電位と同一の電源電位ＶＣＣとなる。
〜ｔ３における駆動電位ｖｐｗの昇圧時に高い電位を得
るために、時刻ｔ３以後であっても、高電位に保つ必要
がある。その電圧ＶＧＩ、ＶＧ２は、ノードｎ１の電位
Ｖｎｌが昇圧しているので、行選択信号５５６−１．８
５６−２の電位と同一の電源電位ＶＣＣとなる。
本実施例では、
時刻ｔ２〜ｔ３において、ＰＭＯ８５５−２ａは、ソー
ス電位よりゲート電位ＶＧ２を高くした状態でソース電
位によりゲート電位を昇圧しているので、常に、ゲート
電位が高く、ＰＭＯ８５５２ａがオンする。ことはない
。したがって、次のような利点がある。
ス電位よりゲート電位ＶＧ２を高くした状態でソース電
位によりゲート電位を昇圧しているので、常に、ゲート
電位が高く、ＰＭＯ８５５２ａがオンする。ことはない
。したがって、次のような利点がある。
（１） 駆動電位ｖｐｗがＰＭＯ８５５−２ａとＮＭＯ
８５５−２ｃとを通じて接地電位ＶＳＳヘリークするこ
とを防止できる。
８５５−２ｃとを通じて接地電位ＶＳＳヘリークするこ
とを防止できる。
（２＞ ＰＭＯ３５５−２ａからＮＭＯ８５５−２Ｃ
に電流が流れることがないので、非選択ワード線５１−
２の電位を上昇させることがない。そのため、ワード線
５■−２に接続されたメモリセル５３内のＮＭＯ８５３
ａがオンすることを防ぎ、そのメモリセル５３内のデー
タが破壊される現象を防止できる。
に電流が流れることがないので、非選択ワード線５１−
２の電位を上昇させることがない。そのため、ワード線
５■−２に接続されたメモリセル５３内のＮＭＯ８５３
ａがオンすることを防ぎ、そのメモリセル５３内のデー
タが破壊される現象を防止できる。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。例えば、次のようなものがある。
が可能である。例えば、次のようなものがある。
（Ａ＞ 上記実施例では、メモリセル５３にｌトラン
ジスタ型メモリセルを用いたが、例えば３トランジスタ
型構成等の他のトランジスタ構成にしてもよい。
ジスタ型メモリセルを用いたが、例えば３トランジスタ
型構成等の他のトランジスタ構成にしてもよい。
（Ｂ） ＮＭＯ８５５−１ｄ、５５−２ｄ・・・・・
・をＰＭＯ８で構成し、それに応じてゲート制御回路５
７を他の回路構成にしても上記実施例とほぼ同様の効果
が得られる。
・をＰＭＯ８で構成し、それに応じてゲート制御回路５
７を他の回路構成にしても上記実施例とほぼ同様の効果
が得られる。
（発明の効果）
以上詳細に説明したように、本発明では、ワード線駆動
回路内のＰＭＯＳゲート電位を駆動電位により昇圧し、
そのＰＭＯ８と行デコータとの間にＮＭＯ８を設けて昇
圧したゲートの電荷を保つようにしたので、非選択のワ
ード線駆動回路内のＰＭＯ８においては、ゲート電位が
ソース電位より常に高くなり、ＰＭＯ８がオンすること
がない。
回路内のＰＭＯＳゲート電位を駆動電位により昇圧し、
そのＰＭＯ８と行デコータとの間にＮＭＯ８を設けて昇
圧したゲートの電荷を保つようにしたので、非選択のワ
ード線駆動回路内のＰＭＯ８においては、ゲート電位が
ソース電位より常に高くなり、ＰＭＯ８がオンすること
がない。
したがって、駆動電位の電荷が非選択のワード線駆動回
路によってリークすることがなく、効率的に選択ワード
線に伝達できる。
路によってリークすることがなく、効率的に選択ワード
線に伝達できる。
しかも、非選択ワード線の電位が上昇してメモリセル内
の記憶データが破壊されることを防止できる。
の記憶データが破壊されることを防止できる。
第１図は本発明の実施例を示すダイナミックＲＡＭの構
成ブロック図、第２図は従来のｌトランジスタ型ダイナ
ミックＲＡＭセルの回路図、第３図は従来のダイナミッ
クＲＡＭの構成ブロック図、第４図は第１図の動作波形
図である。 ５０・・・・・・メモリセルアレイ、５１−１．５１２
・・・・・・ワード線、５２−１．５２−２・・・・・
・ビット線、５３・・・・・・メモリセル、５４・・・
・・・センスアンプ、５５・・・・・・ワード線駆動回
路群、５５−１．５５−２・・・・・・ワード線駆動回
路、５５−１ａ、５５−５５−２ａ−−−−−−Ｐ、５
５−１ｂ、５５−２ｂ・、、、、昇圧用キャパシタ、５
５−１ｄ、５５−２ｄ・・・・・・ＮＭＯ５，５６・・
・・・・行デコーダ、５７・・・・・・ゲート制御回路
、５５６−１，５５６−２・・・・・・行選択信号、Ｖ
ＣＣ・・・・・・電源電圧、ＶＳＳ・・・・・・接地電
位、ＶＰＷ・・・・・・駆動電位、ｖｃｐ・・・・・・
固定電位。
成ブロック図、第２図は従来のｌトランジスタ型ダイナ
ミックＲＡＭセルの回路図、第３図は従来のダイナミッ
クＲＡＭの構成ブロック図、第４図は第１図の動作波形
図である。 ５０・・・・・・メモリセルアレイ、５１−１．５１２
・・・・・・ワード線、５２−１．５２−２・・・・・
・ビット線、５３・・・・・・メモリセル、５４・・・
・・・センスアンプ、５５・・・・・・ワード線駆動回
路群、５５−１．５５−２・・・・・・ワード線駆動回
路、５５−１ａ、５５−５５−２ａ−−−−−−Ｐ、５
５−１ｂ、５５−２ｂ・、、、、昇圧用キャパシタ、５
５−１ｄ、５５−２ｄ・・・・・・ＮＭＯ５，５６・・
・・・・行デコーダ、５７・・・・・・ゲート制御回路
、５５６−１，５５６−２・・・・・・行選択信号、Ｖ
ＣＣ・・・・・・電源電圧、ＶＳＳ・・・・・・接地電
位、ＶＰＷ・・・・・・駆動電位、ｖｃｐ・・・・・・
固定電位。
Claims (1)
- 【特許請求の範囲】 アドレス解読用の行デコーダの出力によりオン・オフ制
御され、ソースが駆動電位に、ドレインがワード線にそ
れぞれ接続されたＰチャネル型ＭＯＳトランジスタと、 前記行デコーダの出力によりオン・オフ制御され、ドレ
インが前記ワード線に、ソースが一定電位にそれぞれ接
続されたＮチャネル型ＭＯＳトランジスタとを備えた相
補型ＭＯＳトランジスタ構成の半導体記憶装置における
ワード線駆動回路において、 前記Ｐチャネル型ＭＯＳトランジスタのゲート・ソース
間に接続された昇圧用キャパシタと、前記行デコーダの
出力側と前記Ｐチャネル型ＭＯＳトランジスタのゲート
との間に接続され、所定のタイミングでオン・オフ動作
するＭＯＳトランジスタとを、設けたことを特徴とする
ワード線駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176475A JPH0341694A (ja) | 1989-07-07 | 1989-07-07 | ワード線駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1176475A JPH0341694A (ja) | 1989-07-07 | 1989-07-07 | ワード線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0341694A true JPH0341694A (ja) | 1991-02-22 |
Family
ID=16014323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1176475A Pending JPH0341694A (ja) | 1989-07-07 | 1989-07-07 | ワード線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0341694A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696880B2 (en) | 2001-11-09 | 2004-02-24 | Sandisk Corporation | High voltage switch suitable for non-volatile memories |
| US8106701B1 (en) | 2010-09-30 | 2012-01-31 | Sandisk Technologies Inc. | Level shifter with shoot-through current isolation |
| US8395434B1 (en) | 2011-10-05 | 2013-03-12 | Sandisk Technologies Inc. | Level shifter with negative voltage capability |
| US8537593B2 (en) | 2011-04-28 | 2013-09-17 | Sandisk Technologies Inc. | Variable resistance switch suitable for supplying high voltage to drive load |
| US9330776B2 (en) | 2014-08-14 | 2016-05-03 | Sandisk Technologies Inc. | High voltage step down regulator with breakdown protection |
| US10045850B2 (en) | 2011-06-16 | 2018-08-14 | Zimmer, Inc. | Femoral component for a knee prosthesis with improved articular characteristics |
-
1989
- 1989-07-07 JP JP1176475A patent/JPH0341694A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6696880B2 (en) | 2001-11-09 | 2004-02-24 | Sandisk Corporation | High voltage switch suitable for non-volatile memories |
| US8106701B1 (en) | 2010-09-30 | 2012-01-31 | Sandisk Technologies Inc. | Level shifter with shoot-through current isolation |
| US8537593B2 (en) | 2011-04-28 | 2013-09-17 | Sandisk Technologies Inc. | Variable resistance switch suitable for supplying high voltage to drive load |
| US10045850B2 (en) | 2011-06-16 | 2018-08-14 | Zimmer, Inc. | Femoral component for a knee prosthesis with improved articular characteristics |
| US8395434B1 (en) | 2011-10-05 | 2013-03-12 | Sandisk Technologies Inc. | Level shifter with negative voltage capability |
| US9330776B2 (en) | 2014-08-14 | 2016-05-03 | Sandisk Technologies Inc. | High voltage step down regulator with breakdown protection |
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