JPH0342876A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0342876A JPH0342876A JP17851089A JP17851089A JPH0342876A JP H0342876 A JPH0342876 A JP H0342876A JP 17851089 A JP17851089 A JP 17851089A JP 17851089 A JP17851089 A JP 17851089A JP H0342876 A JPH0342876 A JP H0342876A
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に、電気的に書換え可
能な半導体不揮発性メモリーの構造に関する。
能な半導体不揮発性メモリーの構造に関する。
従来のトンネル領域とコントロールゲートを半導体基板
上の不純物拡散層によって構成される半導体不揮発性メ
モリーでは、コントロールゲート上の絶縁膜は、シリコ
ン酸化膜によって形成されていた。
上の不純物拡散層によって構成される半導体不揮発性メ
モリーでは、コントロールゲート上の絶縁膜は、シリコ
ン酸化膜によって形成されていた。
しかし、このようにコントロールゲート上の絶縁膜をシ
リコン酸化膜により形成していたため、コントロールゲ
ートとフローティングゲートによって構成されるキャパ
シタの容量値は、絶縁膜の誘電率に比例するため、大き
い値が得られない。
リコン酸化膜により形成していたため、コントロールゲ
ートとフローティングゲートによって構成されるキャパ
シタの容量値は、絶縁膜の誘電率に比例するため、大き
い値が得られない。
このコントロールゲートとフローティングゲートによっ
て構成されるキャパシタは、半導体不揮発性メモリーの
データの書込みおよび消去効率に影響し、その容量値が
小さいため、書込み、および消去効率が低いという課題
があった。
て構成されるキャパシタは、半導体不揮発性メモリーの
データの書込みおよび消去効率に影響し、その容量値が
小さいため、書込み、および消去効率が低いという課題
があった。
それについて、以下に説明する。第３図（ａ）に示すよ
うに、−膜内な電気的に書換え可能な不揮発性メモリー
の等価回路を容量によって表わすと第３図（ｂ）のよう
に示される。
うに、−膜内な電気的に書換え可能な不揮発性メモリー
の等価回路を容量によって表わすと第３図（ｂ）のよう
に示される。
ここでフローティングゲートの電圧ＶＰは、と表わされ
る。
る。
ここで、フローティングゲートに電荷を注入する場合を
考えると、ドレインと基板は、接地し、コントロールゲ
ートに高電圧を印加することによって実現できる。勿論
、フローティングゲートとドレインの一部に設けられた
トンネル領域との電圧が大きい程、Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｊｍトンネル電流は、大きくなり、フローティ
ングゲート中に電荷を注入し易くなる。したがって、電
荷を注入する際は となり、ＣＣの値が大きい方が望ましい。
考えると、ドレインと基板は、接地し、コントロールゲ
ートに高電圧を印加することによって実現できる。勿論
、フローティングゲートとドレインの一部に設けられた
トンネル領域との電圧が大きい程、Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｊｍトンネル電流は、大きくなり、フローティ
ングゲート中に電荷を注入し易くなる。したがって、電
荷を注入する際は となり、ＣＣの値が大きい方が望ましい。
そこで、本発明は、データの書込みおよび消去効率が低
いという課題を解決するもので、その目的とするところ
は、コントロールゲートとフローティングゲートによっ
て構成されるキャパシタの面積を堆すことなく、その容
量値を大きくし、データの書込みおよび消去効率を向上
させた半導体不揮発性メモリーを提供するところにある
。
いという課題を解決するもので、その目的とするところ
は、コントロールゲートとフローティングゲートによっ
て構成されるキャパシタの面積を堆すことなく、その容
量値を大きくし、データの書込みおよび消去効率を向上
させた半導体不揮発性メモリーを提供するところにある
。
本発明の半導体装置は、半導体基板上にゲート絶縁膜を
介して形成されたフローティングゲート下の一部に設け
られた不純物拡散層によって形成されたコントロールゲ
ートを具備する半導体不揮発性メモリーにおいて前記コ
ントロールゲートとフローティングゲート間の絶縁膜を
比誘電率が４゜０以上の誘電体によって形成したことを
特徴とする。
介して形成されたフローティングゲート下の一部に設け
られた不純物拡散層によって形成されたコントロールゲ
ートを具備する半導体不揮発性メモリーにおいて前記コ
ントロールゲートとフローティングゲート間の絶縁膜を
比誘電率が４゜０以上の誘電体によって形成したことを
特徴とする。
本発明の上記の構成によれば、コントロールゲートとフ
ローティングゲートによって構成されるキャパシタの容
量値は、大きくなり、フローティングゲートとトンネル
領域間の電界は大きくなりメモリー機能としてのデータ
の書込みおよび消去効率は向上する。
ローティングゲートによって構成されるキャパシタの容
量値は、大きくなり、フローティングゲートとトンネル
領域間の電界は大きくなりメモリー機能としてのデータ
の書込みおよび消去効率は向上する。
第１図は、本発明の一実施例の平面図と断面図であり、
以下に製造方法を主要工程に従って順次、説明する。
以下に製造方法を主要工程に従って順次、説明する。
まず、Ｐ型シリコン基板１０６に、シリコン窒化膜を１
６００Ａ程度堆積した後、写真食刻法により素子形成領
域のみシリコン窒化膜を残し、更にレジストを塗布し、
写真食刻法によりＰ型ストッパ形成部分のレジストの開
口を行なった後、エネルギー４０ＫｅＶ、 ドーズ量４
Ｘ１０”ｃｍ−’の条件でＢ（ボロン）のイオン注入を
行ない、次いでレジストを除去した後、１０００℃の窒
素雰囲気中で約６０分のアニールを行ないＰチャネルス
トッパ領域１１２を形成する。
６００Ａ程度堆積した後、写真食刻法により素子形成領
域のみシリコン窒化膜を残し、更にレジストを塗布し、
写真食刻法によりＰ型ストッパ形成部分のレジストの開
口を行なった後、エネルギー４０ＫｅＶ、 ドーズ量４
Ｘ１０”ｃｍ−’の条件でＢ（ボロン）のイオン注入を
行ない、次いでレジストを除去した後、１０００℃の窒
素雰囲気中で約６０分のアニールを行ないＰチャネルス
トッパ領域１１２を形成する。
それから、シリコン窒化膜をマスクとして９５０℃のウ
ェット酸化により選択的にフィールド領域にＬＯＣＯ３
酸化膜１０９を約１μｍ程度成長させる。次いで、シリ
コン窒化膜を除去した後、ソース材料としてＴａＣＮ５
を用いて光ＣＶＤ法によりタンタル酸化膜を約６００Ａ
堆積させる。
ェット酸化により選択的にフィールド領域にＬＯＣＯ３
酸化膜１０９を約１μｍ程度成長させる。次いで、シリ
コン窒化膜を除去した後、ソース材料としてＴａＣＮ５
を用いて光ＣＶＤ法によりタンタル酸化膜を約６００Ａ
堆積させる。
次いで、写真食刻法により、コントロールゲート上の領
域以外のレジストを剥離した後、ドライエッチにより、
タンタル酸化膜をエツチングする。
域以外のレジストを剥離した後、ドライエッチにより、
タンタル酸化膜をエツチングする。
その後、１１００℃の酸素雰囲気中で熱酸化を行ない約
６００人のシリコン酸化膜１１３を形成する。そして、
写真食刻法により、ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ）ン
ネル現象を引き起こさせる領域（以降、トンネル領域と
称す）を開口し、弗酸などによりシリコン酸化膜を除去
する。次に、レジストを除去し、９００℃の酸素雰囲気
中で約１０分の熱酸化を行ない、トンネル領域１０４に
約１００人のシリコン酸化膜１０７を形成する。
６００人のシリコン酸化膜１１３を形成する。そして、
写真食刻法により、ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ）ン
ネル現象を引き起こさせる領域（以降、トンネル領域と
称す）を開口し、弗酸などによりシリコン酸化膜を除去
する。次に、レジストを除去し、９００℃の酸素雰囲気
中で約１０分の熱酸化を行ない、トンネル領域１０４に
約１００人のシリコン酸化膜１０７を形成する。
それから、全面に約４０００人の厚さの多結晶性シリコ
ン層を形し、Ｎ型の不純物Ｐ（リン）又は、Ａｓ（ヒ素
）を拡散した後、写真食刻法によりゲート電極１０２ｂ
および、フローティングゲート１０２ａを形成する。更
に、レジストおよびゲート電極をマスクとして、Ｎチャ
ネル形成領域にエネルギー８０ＫｅＶ、 ドーズ量５Ｘ
１０”ａｍ−２の条件でＰ（リン）イオンを打込み、Ｎ
型低濃度拡散層１０５をオフセット領域として形成する
。
ン層を形し、Ｎ型の不純物Ｐ（リン）又は、Ａｓ（ヒ素
）を拡散した後、写真食刻法によりゲート電極１０２ｂ
および、フローティングゲート１０２ａを形成する。更
に、レジストおよびゲート電極をマスクとして、Ｎチャ
ネル形成領域にエネルギー８０ＫｅＶ、 ドーズ量５Ｘ
１０”ａｍ−２の条件でＰ（リン）イオンを打込み、Ｎ
型低濃度拡散層１０５をオフセット領域として形成する
。
次に、写真食刻法により、ゲート電極を掩うレジストを
塗布した後、このレジストをマスクと１−で、エネルギ
ー８０ＫｅＶ、 ドーズｆｆｉ４ＸＩＤＩ５ｃｍ−２
の条件でイオン打込みを行ないソース／ド。
塗布した後、このレジストをマスクと１−で、エネルギ
ー８０ＫｅＶ、 ドーズｆｆｉ４ＸＩＤＩ５ｃｍ−２
の条件でイオン打込みを行ないソース／ド。
レイン領域のＮ型高濃度拡散層１０８を形成する。
次に、全面に層間絶縁膜１１４としてＰＳＧ膜を堆積す
る。
る。
以後の工程は、通常の方法に従って写真食刻法によりソ
ース／ドレイン引出し用のコンタクトホールを形成した
のち、電極配線用のアルミニウムをスパッタリングする
。それから、写真食刻法によるアルミ配線のパターニン
グを行なう。
ース／ドレイン引出し用のコンタクトホールを形成した
のち、電極配線用のアルミニウムをスパッタリングする
。それから、写真食刻法によるアルミ配線のパターニン
グを行なう。
最後に、シリコン酸化膜のパッシベーション１１１を堆
積し、第１図（ｂ）のメモリーセル構造を得る。
積し、第１図（ｂ）のメモリーセル構造を得る。
このように、構成されたメモリーセルの等価回路を第１
図（ｃ）に示す。
図（ｃ）に示す。
さて、ここで、コントロールゲートとフローティングゲ
ートによって構成されるキャパシタがメモリーの特性上
、どのように影響するかを説明する。
ートによって構成されるキャパシタがメモリーの特性上
、どのように影響するかを説明する。
まず、メモリーセルにデータを記憶させる場合、選択用
のトランジスタのゲート２０２にしきい値電圧以上の電
圧を与え、選択用トランジスタのドレイン２０１とコン
トロールゲート２０３との間に２０Ｖ程度の電圧を印加
する。
のトランジスタのゲート２０２にしきい値電圧以上の電
圧を与え、選択用トランジスタのドレイン２０１とコン
トロールゲート２０３との間に２０Ｖ程度の電圧を印加
する。
ここで、フローティングゲートに電子を注入しメモリー
トランジスタのしきい値電圧を高くする場合について考
える。選択用トランジスタのドレイン２０１に電圧Ｖ２
、コントロールゲート２０３に電圧ｖ１を印加すると、
フローティングゲートの電圧Ｖ４は、フローティングゲ
ートとコントロールゲートによって構成されるキャパシ
タＣ３とフローティングゲートとトンネル領域の不純物
拡散層によって構成されるキャパシタＣ２とその他フロ
ーティングゲートに寄生するキャパシタＣ３によって決
定される。この等価回路を第１図（ｄ）に示す。
トランジスタのしきい値電圧を高くする場合について考
える。選択用トランジスタのドレイン２０１に電圧Ｖ２
、コントロールゲート２０３に電圧ｖ１を印加すると、
フローティングゲートの電圧Ｖ４は、フローティングゲ
ートとコントロールゲートによって構成されるキャパシ
タＣ３とフローティングゲートとトンネル領域の不純物
拡散層によって構成されるキャパシタＣ２とその他フロ
ーティングゲートに寄生するキャパシタＣ３によって決
定される。この等価回路を第１図（ｄ）に示す。
この等価回路からフローティングゲートの電圧ｖ４の値
は、次式で示される。
は、次式で示される。
ここでＶ２、Ｖ、を零とすると、
となる。この式からフローティングゲートの電圧ｖ４の
値は、ＣＩの容量値が大きい程、大きくなる。
値は、ＣＩの容量値が大きい程、大きくなる。
従って、コントロールゲートとフローティングゲートに
よって構成されるキャパシタＣ７は、その容量値が大き
い程、ｖ４の電圧値は大きくなり、データの書込みおよ
び消去効率が良くなる。
よって構成されるキャパシタＣ７は、その容量値が大き
い程、ｖ４の電圧値は大きくなり、データの書込みおよ
び消去効率が良くなる。
本発明のコントロールゲート上の絶縁膜は、誘電率がシ
リコン酸化膜に比べて高いため、同じ面積、膜厚であれ
ば、キャパシタＣ０の容量値は、大きくできる。
リコン酸化膜に比べて高いため、同じ面積、膜厚であれ
ば、キャパシタＣ０の容量値は、大きくできる。
よって、データの書込み、および消去電圧が同じ場合、
フローティングゲートとトンネル領域に印加される電圧
が高いため、書込みおよび消去効率は良くなる。また、
従来と同じ効率とするためには、キャパシタＣ１の面積
つまり、コントロールゲートとフローティングゲートの
面積を小さくすることが可能である。
フローティングゲートとトンネル領域に印加される電圧
が高いため、書込みおよび消去効率は良くなる。また、
従来と同じ効率とするためには、キャパシタＣ１の面積
つまり、コントロールゲートとフローティングゲートの
面積を小さくすることが可能である。
以上、述べたように本発明によれば、従来のデータ書込
みおよび消去効率を下げることなく、メモリーセルの面
積を小さくできるため、高集積化が可能である。また、
同じ面積のメモリーセルであれば、書込みおよび消去時
の印加電圧を下げることができ、トランジスタのゲート
膜に加わる電圧が低くてもよいため、ゲート膜は破壊さ
れにくくなり、信頼性を向上させることが可能となる。
みおよび消去効率を下げることなく、メモリーセルの面
積を小さくできるため、高集積化が可能である。また、
同じ面積のメモリーセルであれば、書込みおよび消去時
の印加電圧を下げることができ、トランジスタのゲート
膜に加わる電圧が低くてもよいため、ゲート膜は破壊さ
れにくくなり、信頼性を向上させることが可能となる。
尚、本発明では、比誘電率４．０以上の誘電体としてタ
ンタル酸化膜について述べたがシリコン窒化膜、Ｐ ｂ
Ｔ ｉ Ｏ３、Ｐ Ｚ Ｔ （Ｐ ｂ Ｔ ｉ Ｏｓ
／ＰｂＺｒ０．） 、ＢａＴｉＯ３等を用いてもよい
。
ンタル酸化膜について述べたがシリコン窒化膜、Ｐ ｂ
Ｔ ｉ Ｏ３、Ｐ Ｚ Ｔ （Ｐ ｂ Ｔ ｉ Ｏｓ
／ＰｂＺｒ０．） 、ＢａＴｉＯ３等を用いてもよい
。
第１図（ａ）、（ｂ）は、本発明の半導体不揮発性メモ
リーの一実施例を示す平面図および断面図。 第１図（ｃ）は、本発明の半導体不揮発性メモリーの実
施例である第１図（ａ）、（ｂ）の等価回路図。 第１図（ｄ）は、本発明の半導体不揮発性メモリーのデ
ータ書込み時のキャパシタを用いた等価回路図。 １０１ａ、 １０１ｂ、 １０８ ・・・ソース／ドレイン領域の拡散層 ・・・選択用トランジスタのゲート １０２ａ・・◆メモリートランジスタのフローティング
ゲート ・・・メモリートランジスタのコント ロールゲート ・・トンネル領域の拡散層 ◆・トランジスタのオフセット領域 ・・シリコン基板 ・・トンネル酸化膜 ・・ＬＯＧＯ９酸化膜 １０２・ １０３・ １０４ ・ １０５＃ １０６ ・ １０７ ・ １０９・ １１０ ・ １１１ ・ １１２ ・ １１３ ・ １３ａ １１４ ・ ２０１ ・ ２０２・ ２０３ ・ ２０４・ Ｖｌ ・ ｖ７ ・ Ｖ、 ・ ｖ４ ・ Ｃ１・ Ｃ２・ ・ ・・アルミニウム配線層 ・・パッシベーション膜 ・・チャネルストッパー ・・ゲート酸化膜 ・・タンタル酸化膜 ・・層間絶縁膜 ・・選択用トランジスタのドレイン ・・選択用トランジスタのゲート ・・メモリートランジスタのコント ロールゲート ・・メモリートランジスタのソース ・・コントロールゲートの電圧 ・・トンネル領域の拡散層の電圧 ・・シリコン基板の電圧 ・・フローティングゲートの電圧 ・・フローティングゲートとコント ロールゲートによって構成され るキャパシタ ・・フローティングゲートとトンネ ル領域の拡散層によって構成さ れるキャパシタ ３ ・フローティングゲートに寄生す るキャパシタ 以 上
リーの一実施例を示す平面図および断面図。 第１図（ｃ）は、本発明の半導体不揮発性メモリーの実
施例である第１図（ａ）、（ｂ）の等価回路図。 第１図（ｄ）は、本発明の半導体不揮発性メモリーのデ
ータ書込み時のキャパシタを用いた等価回路図。 １０１ａ、 １０１ｂ、 １０８ ・・・ソース／ドレイン領域の拡散層 ・・・選択用トランジスタのゲート １０２ａ・・◆メモリートランジスタのフローティング
ゲート ・・・メモリートランジスタのコント ロールゲート ・・トンネル領域の拡散層 ◆・トランジスタのオフセット領域 ・・シリコン基板 ・・トンネル酸化膜 ・・ＬＯＧＯ９酸化膜 １０２・ １０３・ １０４ ・ １０５＃ １０６ ・ １０７ ・ １０９・ １１０ ・ １１１ ・ １１２ ・ １１３ ・ １３ａ １１４ ・ ２０１ ・ ２０２・ ２０３ ・ ２０４・ Ｖｌ ・ ｖ７ ・ Ｖ、 ・ ｖ４ ・ Ｃ１・ Ｃ２・ ・ ・・アルミニウム配線層 ・・パッシベーション膜 ・・チャネルストッパー ・・ゲート酸化膜 ・・タンタル酸化膜 ・・層間絶縁膜 ・・選択用トランジスタのドレイン ・・選択用トランジスタのゲート ・・メモリートランジスタのコント ロールゲート ・・メモリートランジスタのソース ・・コントロールゲートの電圧 ・・トンネル領域の拡散層の電圧 ・・シリコン基板の電圧 ・・フローティングゲートの電圧 ・・フローティングゲートとコント ロールゲートによって構成され るキャパシタ ・・フローティングゲートとトンネ ル領域の拡散層によって構成さ れるキャパシタ ３ ・フローティングゲートに寄生す るキャパシタ 以 上
Claims (1)
- 半導体基板上にゲート絶縁膜を介して形成されたフロー
ティングゲート下の一部に設けられた不純物拡散層によ
って形成されたコントロールゲートを具備する半導体不
揮発性メモリーにおいて、前記コントロールゲートとフ
ローティングゲート間の絶縁膜を比誘電率が４．０以上
の誘電体によって形成したことを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17851089A JPH0342876A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17851089A JPH0342876A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0342876A true JPH0342876A (ja) | 1991-02-25 |
Family
ID=16049733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17851089A Pending JPH0342876A (ja) | 1989-07-11 | 1989-07-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0342876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853027B2 (en) | 1991-10-30 | 2005-02-08 | Rohm Company, Ltd. | Semiconductor nonvolatile memory with low programming voltage |
-
1989
- 1989-07-11 JP JP17851089A patent/JPH0342876A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853027B2 (en) | 1991-10-30 | 2005-02-08 | Rohm Company, Ltd. | Semiconductor nonvolatile memory with low programming voltage |
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