JPH0343647B2

JPH0343647B2 -

Info

Publication number: JPH0343647B2
Application number: JP57010840A
Authority: JP
Inventors: An Kurisutofua Rooren; Aasa Raitomaiya Guren; Reemondo Sumisu Terensu; Hyuu Sutorooru Kurisutofua
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1981-01-26
Filing date: 1982-01-26
Publication date: 1991-07-03
Also published as: US4434437A; JPS57141088A; US4471349A

Description

【発明の詳細な説明】〔発明の関連する技術分野〕この発明は、１組の空間座標の整数値によつて
規定される各サンプル点に関連する関数のサンプ
ルを処理する装置に関する。

〔発明の開示〕

この発明の装置は上述のようなサンプル処理装
置（例えば第４図、第７図、あるいは第８図の装
置）であつて、直交空間座標によつて規定された空間を通る経
路を描く特定の組の連続す直交空間座標を或るア
ドレス速度で生成するアドレス発生器（例えば第
４図のRAG）と、上記関数の各サンプルを記憶
するための記憶装置を有し、上記アドレス発生器
により供給された各組の空間座標の整数値部分に
応答して、上記空間中の互いに隣接する各組の点
を表わす連続する組のサンプルを並列に且つ上記
アドレス速度で供給するようにされた、複数個の
サブメモリに分割されているメモリ（例えば第４
図のサブメモリSM００，SM０１，SM１０，
SM１１）と、上記メモリから供給された上記組
のサンプルを少なくとも選択された時間部分内に
おいて処理する手段とを具備している。この処理
手段は、上記各並列に供給されたメモリ出力サン
プルを各重み付け係数で並列に重み付けするため
の重み付け装置（例えば第４図のMP１，ADD
３，MP２，ADD４）と、各組の並列に重み付
けされたサンプルを加算して、各出力サンプル
を、上記アドレス速度で供給され且つ上記関数に
対する濾波応答を表わす一連の出力サンプルの形
で発生させる加算装置（例えば第４図のSUB３，
MP３，ADD５）と、各アドレスの１部分（例
えば行LSB、列LSB）に応答して、その各アド
レスの１個分の値によつて決定されたパターンで
関数サンプルを上記チヤンネルと上記各サブメモ
リのアクセスされた記憶位置との間で転送するた
めの経路を与える転換手段とからなるデイジタ
ル・フイルタ、および上記サブメモリと同数の複
数の出力チヤンネル（例えば第４図のMUX２の
データ出力線路）を有している。更に、この発明
の装置は、選択手段（例えば第４図のMUX３，
ADD２）が動作して、供給されたアドレスによ
つて規定された各ウインドー中のアクセスされた
記憶位置から関数の複数個のサンプルを読取るよ
うにされ、また、上記転換手段は、上記サブメモ
リから読取られた各組のサンプルを上記各チヤン
ネルへ転送するための出力マルチプレクサ（例え
ば第４図のMUX２）と、上記チヤンネルに結合
されていて、各組のサンプルを組合せて出力に各
合成信号を生成しそれを上記重み付け装置に供給
する回路網（例えば第４図のSUB１，SUB２）
とを有するようにされている。

〔発明の実施例に関する説明〕

以下のこの発明の実施例の説明では、２次元像
には空間座標（ｘ及びｙ）系が使用され、その像
の各空間点はｘ及びｙの座標値によつて表わされ
る。例えば、その像はテレビジヨン・フイールド
あるいはフレームから成る１組のビデオ信号によ
つて生成される。フイールドあるいはフレームの
いずれの場合にも、各座標点における強度は１組
の強度サンプルとして扱われる。換言すれば、
（各サンプルの形で表わされた）像強度情報は像
座標の関数である。

便宜上、メモリの座標（ｘ及びｙ）は像の座標
に対応している。各メモリ記憶位置（１組の整数
座標値によつて規定されている）は同じ組の整数
座標値における像点から取出された像強度サンプ
ルを蓄積するために使用される。

以下の説明では、強度サンプルはメモリから並
列に組毎に引出される。１例では、各組はメモリ
の隣接する行内と隣接する列内とに存在するメモ
リ記憶位置から取出される４個のサンプルから成
る。各組の複数のサンプルは、アドレス発生器に
よりその時生成されるアドレスに従つて選択され
た記憶位置から取出される。アドレス発生器によ
り生成される一連のアドレスでアドレス制御を行
なうことによつて、メモリから取出されるサンプ
ルの組はメモリの座標系、従つて像の座標系を通
る空間経路を規定する。

また、以下に述べるように、各組の並列なサン
プルはデイジタル・フイルタを含む処理手段に供
給される。その処理手段は各組のサンプルを利用
して、そのデイジタル・フイルタに固有の関数に
従つて出力サンプルを生成する。そのデイジタ
ル・フイルタの関数は、例えば、２×２配列の隣
接する行及び列の記憶位置から取出される４個の
隣接するサンプル間の２元１次内挿（two−
dimen−sional linear interpolation）である。

デイジタル・フイルタは、組内の各サンプルを
受取つてそれに重み付け係数を乗ずるために重み
付け手段を含む。各重み付け係数は、組内の各サ
ンプルの位置に固有するものである。組内の各サ
ンプルは、重み付け手段によつて適切に重み付け
された後、同じ組の他の重み付けされたサンプル
と並列に利用手段内の加算手段に供給される。そ
の加算手段は、受入れた各組の重み付けされたサ
ンプルから単一の出力サンプルを生成する。この
出力サンプルは、メモリから受取られ重み付け手
段に供給された組のサンプルに関して、各重み付
け手段の乗算係数によつて規定された関数に従つ
て濾波される。この方式では、デイジタル・フイ
ルタは（アドレス発生器がアドレスを生成し、ま
たメモリが組のサンプルを生成する速度と同じ速
度で）一連の出力サンプルを連続的に発生する。
その各サンプルは上述のように連続的に濾波され
るので、連続する個々に濾波された出力パルス
は、メモリによつて生成され且つデイジタル・フ
イルタによる処理のために受取られた複数のサン
プル組に対して濾波応答したものと呼ばれる。

第１図は通常の行列アドレスメモリの各ロケー
シヨンに記憶されたサンプル点のフイールド地図
で、各サンプル点は紙面を横切る水平行の左から
右へ増大するｘ座標と、これに直交する垂直列の
上から下へ増大するｙ座標によつて示されてい
る。正方形に並んだこれらの点の４つは、この発
明を実施したメモリで読取りまたは書込みの各サ
イクル中に並列に呼出されるもので、この過程の
説明を助けるため、サンプル点を図示のように円
形、正方形、６角形、８角形の４種に分類する。
円形はロケーシヨンの２を法とする行番号と列番
号が何れも０、正方形は前者が０で後者が１、６
角形は前者が１で後者が０、８角形は何れも１で
あることを示している。

次にこのサンプル点をラスタ走査して、事実実
際の動作においてラスタ走査以外により無作為に
アドレスまたは走査されることのあるメモリ系に
対する可能な全呼出し条件を描写する出力信号を
発生することを考える。このラスタ走査は通常の
メモリをラスタ走査するに要するように、サンプ
ス点を１点ずつ順次アドレス指定して、各行また
は列をロケーシヨンごとに比較的過速で各別に走
査し、このロケーシヨンごとの走査が終るとその
フイールドの各行まはた列を比較的低速で送つて
行くとういうラスタ走査ではなく、配列された複
数個のサンプリング点をメモリ系の記憶ロケーシ
ヨンのラスタ走査中に「サンプリングウインド
ー」を介して並列に同時に呼出するものである。
この「ウインドー」は第１図に番号１で示す４つ
の記憶ロケーシヨンを囲む実線内にサンプル点の
正方形として表現されたものである。実際にはこ
の走査ウインドー内の４つのロケーシヨンはそれ
ぞれ第１図のサンプル点地図の各サンプル点につ
いてラスタ走査される。

第２図はこの正方形のウインドーが第１図の配
列を走査するときのそのウインドーを介して順次
呼出されるパタン部分を示す。矢印はラスタ走査
ウインドーを介する呼出しパタンの時間的順序を
示すもので、その走査の各行が示されている。ウ
インドーは常に４種のサンプル点を１つずつ、す
なわち１つは正方形、１つは６角形、１つは８角
形というように呼出していることが判り、また行
走査の各呼出しパタンの前列はその次の呼出しパ
タンの後列と同じで、行方向の位置変化によつて
呼出しパタンが完全に変るためには列のアドレス
指定を２つ進めねばならぬことも判る。ある列を
上から下へ見て行つて下側の呼出しパタンの上列
と上側の呼出しパタンと下列を比較すると、同様
の現象が見られるため、列の上下位置で呼出しパ
タンが完全に変るには行アドレスを２つ進める必
要があることになる。メモリ全体が走査される
と、各記憶ロケーシヨン（少なくともメモリの中
央のもの）がサンプリングウインドー内の各サン
プル位置に１個ずつアドレス指定され、記憶ロケ
ーシヨンがアドレス指定されるたびに、そのサン
プリングウイドー内の位置が異る。

第３図は第１図の配列の各サンプリング点を配
列替えしたもので、この配列替えによつて円形、
正方形、６角形、８角形の各サンプル点が分別さ
れてそれぞれ行列の座標系に配列され、データを
それぞれサブメモリSM００，SM０１，SM１
０，SM１１の各記憶ロケーシヨンに記憶し得る
ようになつている。第２図から４サンプル点の各
正方形配列はこのサブメモリSM００，SM０１，
SM１０，SM１１の各別のものから選出するこ
とにより構成することができることが判る。これ
らのサブメモリはそれぞれの記憶ロケーシヨンを
同時に２つアドレス指定することなく行と列によ
りアドレス指定して各記憶ロケーシヨンからデー
タを取出すことができる。各サブメモリの記憶ロ
ケーシヨンは全部そのサブメモリ専用の共通デー
タ母線に係合され、各サブメモリは適当なアドレ
ス指定法を用いると即時使用可能のメモリにな
る。このサブメモリは記憶ロケーシヨンの総数を
分担しているため、そのアドレス線路数が第１図
のメモリのそれより少ない。

今このサブメモリをどのようにしてアドレス指
定するかという問題を考えるのは後まわしにし
て、第３図のメモリにデータを書込むため入力マ
ルチプレクサMUX１によつて行われ、またその
メモリからデータを読取るため出力マルチブレク
サMUX２により行われる多重化の性質を考え
る。第１図のメモリの記憶ロケーシヨン配列上を
正方形の走査ウインドーを移動させてその結果に
注目すると、（または単に第２図の走査パタンを
観察すると）、位置の順列は４つしかないことが
判る。正方形の走査ウインドーの位置をその左上
隅のサンプル点の行列のアドレスｙ、ｘで表わす
と、その順列は次のようになる。すなわち(1)ｘ
mod2＝０、ｙ mod2＝０（すなわち走査ウイン
ドーの左上隅サンプル点の列行アドレスの最下位
ビツト（LSB）が０）の場合は、円形、正方形、
６角形、８角形の各サンプル点がそれぞれウイン
ドーの左上、右上、左下、右下にあり、(2)ｘ
mod2＝１、ｙ mod2＝０（すなわちウインドー
の左上隅サンプル点の列行アドレスの最下位ビツ
トがそれぞれ１、０）の場合は、正方形、円形、
８角形、６角形の各サンプル点がそれぞれウイン
ドーの左上、右上、左下、右下にあり、(3)ｘ
mod2＝０、ｙ mod2＝１（すなわちウインドー
の左上隅サンプル点の列行アドレスの最下位ビツ
トがそれぞれ０、１）の場合は、６角形、８角
形、円形、正方形の各サンプル点がそれぞれウイ
ンドーの左上、右上、左下、右下にあり、(4)ｘ
mod2＝１、ｙ mod2＝０（すなわちウインドー
の左上隅サンプル点の列行アドレスの最下位ビツ
トが何れも１）の場合は、８角形、６角形、４角
形、円形のサンプル点がそれぞれウインドーの左
上、右上、左下、右下にある。従つて入力マルチ
プレクサMIX１はこの走査ウインドーの位置を
指定する列行アドレスの最下位ビツト（LSB）
の４順列に応じて左上、右上、左下、右下のデー
タ入力を上述の選出パタンに従うサブメモリSM
００，SM０１，SM１０，SM１１の各記憶位置
に連結し、出力マルチプレクサMUX２は同様に
その４順列に応じてそのサブメモリSM００，
SM０１，SM１０，SM１１の選ばれた４記憶ロ
ケーシヨンを左上、右上、左下、右下のデータ出
力に連結する。

入力マルチブレクサMUX１はメモリが予めプ
ログラミングされたリードオンリーメモリ
（ROM）のとを省略し得ることは言うまでもな
い。またある種のメモリには入出力マルチプレク
サとして働らく両方向性マルチプレクサも可能で
ある。

第４図にブロツク回路図で示すメモリMEMは
第３図に概念図で示したメモリと同様であるが、
第３図のメモリより記憶ロケーシヨンが多いこと
を仮定していて、第４図には第３図のMUX１，
MUX２，SM００，SM０１，SM１０，SM１
１の他にメモリMEMのサブメモリ部のアドレス
指定用回路が示されている。この回路は加算器
ADD１，ADD２を含む。

第２図に戻つて、ある行の走査中に隣接する２
つの列アドレスに対してウインドーを走査する
と、１対の円形、正方形、６角形および８角形の
サンプル点が２つのウインドー位置間で保存され
ることに注目すると共に、新しい円形と６角形の
サンプル点対への前進の位相が新しい正方形と８
角形のサンプル点対への前進に対して互い違いに
なつていることに注目する。第１図のメモリに適
用される列のアドレスの最下位ビツトは第４図の
メモリMEMに適用されるアドレスビツトから省
略されてサブメモリSM０１，SM１１に対する
列アドレスの発生に用いられる。第２図から判る
ようにサブメモリの各列を横切る走査中に、この
間に発生されたアドレス１つおきに正方形と８角
形のサンプル点選択の前進があり、円形と６角形
のアドレスの前進を互い違いの位相で発生させる
ため、列アドレスの上記最下位ビツト（LSB）
を上位アドレスビツトに加算器ADD１で加え、
その和を用いてサブメモリSM００，SM１０の
列のアドレスを指定する。

第２図に戻つて、サンプルフイールドの走査中
にウインドー位置がある行から次の行に前進した
ときにも、各列内の隣接する行位置の走査ウイン
ドー内に円形と正方形の各サンプル点対および６
角形と８角形の各サンプル点対が現れることに注
目する。換言すればサンプル点の行方向へ前進は
第１図のメモリの行アドレス変化の速度の1/2の
速度で行われる。第２図をよく見ると、円形と正
方形のサンプル点の前進の位相が６角形と８角形
のサンプル点の前進の位相を互い違いになつてい
ることが判るが、第４図ではこの互い違いの関係
を、(1)行アドレスの上位ビツトをサブメモリSM
１０，SM１１のアドレスとして用い、(2)行アド
レスの最下位ビツトを上位ビツトに加算器ADD
２で加え、その和を行アドレスとしてサブメモリ
SM００，SM１０に適用することについて達成
している。

上述のメモリ方式MEMはテレビジヨン表示処
理用の幻像ラスタ発生に有用である。この幻像ラ
スタ発生では、ラスタ走査された映像情報をメモ
リに書込み、その書込み中に各記憶ロケーシヨン
を１ラスタで走査し、次にこのメモリから記憶情
報を読取るときは大きさと方向の異るラスタで各
記憶ロケーシヨンを走査する。このメモリの書込
みと読取りの順序は何れもデータサンプル点のフ
イールド（第１図と同様のフイールドでサンプル
点のもつと多いもの）の各点の座標のラスタ走査
順である。メモリMEMの整数行列読取りアドレ
スを発生し、これをその指令入力に印加される書
込み指令に応ずる読み書きアドレスマルチプレク
サMUX３を介してメモリMEMに印加する書込
みアドレス走査発生器WAGを設けると便利であ
る。ベースバンド映像信号が実時間で供給される
ときメモリMEMに書込むには、一時に１サンプ
ル点をラスタ走査するのが通常最も便利である。
このような場合この信号はMUX１のただ１つの
入力を介して書込まれ、その他の入力は無信号状
態に保たれる。このような入力書込み状態におけ
るMUX１の不使用の可能性のため、サブメモリ
にMUX１を用いたときのように並列にではなく
１つずつ適正順序で書込み付勢信号（第４図には
ない）を供給すると、そのMUX１を簡単な４中
の１選択回路で置換することができる。また逆に
MUX１の並列書込み能力を利用して４つのサン
プル点に同時のデータを書込むと、他のメモリか
らのデータ書込みもさらに迅速に行うことができ
る。

マルチプレクサMUX３はその指令入力に印加
された読取り指令に応じて読取りアドレス発生器
RAGから発生された読取りアドレスの一部すな
わち係数部をメモリMEMに印加する。この読取
りアドレス発生器RAGからの読取りアドレスは、
書込みアドレス発生器WAGから供給される書込
みアドレスから走査変換したもので、一般に非整
数である（この場合はWAGからのアドレスには
含まれない余分の剰余ビツトを含んでいる）。上
述のようにRAGからのアドレスは整数の係数部
の他に小数の剰余部を含み、この剰余部が２元１
次内挿器DLIに印加されて、RAGによつて発生
された読取りアドレスに最も近くそれを包囲する
整数アドレスを持つ４つの記憶ロケーシヨンに記
憶されたデータ間の内挿を支配する。２元１次内
挿動作に用いるためメモリから同時に４サンプル
を取出す必要は次のようにメモリを４つのサブメ
モリSM００，SM０１，SM１０，SM１１に分
割したことによる。

内挿器2DLIにおいて、(1)同時にアドレス指定
されている２つの行でその行アドレスが低い方の
行の２つのサンプル点からのデータが減算器
SUB１で差動的に結合され、(2)行アドレスが高
い方の行の２つのサンプル点からのデータが減算
器SUB２で差動的に結合される。この減算動作
では列アドレスの低いサンプル点が減数、列アド
レスの高いサンプル点が被減数として用いられ
る。

この減算器SUB１，SUB２における減算動作
によつて得られた差はそれぞれ乗算器MP１，
MP２において読取りアドレスの行座標部の剰余
部を乗せられ、得られた積はそれぞれ加算器
ADD３，ADD４においてそれぞれの減数サンプ
ル点に加えられる。ADD３，ADD４から得られ
た和は第１および第２の中間内挿結果である。
ADD３から得られた第１の中間内挿結果は減算
器SUB３においてADD４から得られた第２の中
間内挿結果から差引かれ、その結果に乗算器MP
３で読取り列アドレスの剰余部か乗ぜられる。こ
のMP３から得られた積が加算器ADD５におい
て第１の中間内挿結果に加えられ、最終内挿結果
が得られる。

この２元１次内挿は同列のサンプル点間の１元
１次内挿を列読取りアドレスの剰余部の支配によ
り行つた後、得られた中間結果の間で同様に列読
取りアドレスの剰余部支配による１元１次内挿を
行つて最終内挿結果を得ることによつて行うこと
もできる。

減算動作で被減数および減数としてどちらのサ
ンプル点を選ぶかの違いによつてさらに変形が可
能であるが、このような変形は読取りアドレスの
剰余部の一方または他方または両方の補数より支
配される１元１次内挿を用いるものである。

この内挿動作は第４図の演算装置で行われるよ
うに述べたが、空間的に隣接するデータ間の内挿
はまた公知のようにリード・オンリ・メモリ
（ROM）を用いて行うこともできる。内挿に
ROMを用いることはその内挿が１次内挿を組合
された正方形直角錐以外の重み関数、例えば半径
方向の独立変数で割つたベツセル関数を用いてデ
ータに重みを付ける形式の場合に特に有用であ
る。

アドレス発生器WAGとRAGによつて供給され
る書込みアドレスと読取りアドレスの間のような
走査変換の性質は単に例えばその変換がメモリ
MEMに記憶された表示画像の圧縮または拡大の
量にある２組のデカルト座標アドレス間の可変換
算係数であることもある。これらのアドレス発生
器は単に(1)それぞれの計数器を用いて所要の圧縮
または拡大率に依る比で供給される周期性ゲーテ
ツド画素クロツクパルスを計数することにより比
較的高速で各列アドレスを発生し、(2)それぞれの
計数器を用いて所要の圧縮または拡大率に依る比
で供給される周期性線スロツクパルスを計数する
ことにより比較的低速で各行アドレスを発生する
ように構成されている。

この走査変換は圧縮または拡大の有無に拘らず
互いに回転された２組のデカルト座標アドレス間
にも可能であり、またデカルト座標から極座標へ
またはこの逆の走査変換も可能である。

第５図は分割されたメモリDM１を４つのサブ
メモリSM００，SM０１，SM１０，SM１１と
する代りに１つのブロツクで表したメモリ系
MEMのさらに形式的な図で、５つ以上に分割さ
れたメモリをブロツク図で表示するに好都合な図
面上の規約を作るのに用いる。このようなメモリ
は例えば各空間的寸法における３次またはそれ以
上の奇数次の多項式近似を用いる内挿計算用のデ
ータの供給に使用することができる。

第６図は正規位置に４サンプル点を有する正方
形ウインドーを与えるため16のサブメモリに分割
されたメモリDM２を持つメモリ系を示す。各列
およびアドレス座標の最下位２ビツトが入力マル
チプレクサMUX４の動作を制御し、分割メモリ
DM２のサブメモリの各データ母線にデータ入力
線路を選択的に係合すると共に、出力マルチプレ
クサMUX５の動作を制御して各サブメモリのデ
ータ母線をデータ出力線路に選択的に結合する。

メモリDM１は2^m×2ⁿ（ｍ＝ｎ＝１）個のサン
プル点を持つ走査ウインドーを与えるように分割
されていたが、メモリDM２は2^m×2ⁿ（ｍ＝ｎ＝
２）個のサンプル点を持つ走査ウインドーを与え
るように分割されている。大きさが列および行の
アドレスの数で２の整数乗の走査ウインドーを用
いると、最初アドレス発生器から供給された列お
よび行アドレスを単に切取ることによりデジタル
除算の必要なく走査ウインドーの辺の長さによる
必要な除算を行うことができ、また入力および出
力マルチプレクサの制御のために最初供給された
アドレスを法走査ウインドー辺長項に変換する動
作が切取り動作から残されたビツトを取ることに
より自動的に行われるという点で、サブメモリに
対する行および列のアドレスの発生が簡単にな
る。２進数でハードウエアをアドレス指定すると
きに生ずる顕著な時間遅れのないこの簡単になつ
た分割法が極めて優れているため、ｍまたはｎの
一方または両方を非整数とした大きさ2^m×2ⁿの走
査ウインドーが必要なら、ｍおよびｎが整数の次
の2^m×2ⁿの大きさの走査ウインドーを用い、メモ
リ出力マルチプレクサからのデータ出力はその走
査ウインドーの所要部分を画定する部分だけを用
いると最も簡単である。この同じ方法がメモリに
必要な呼出しパタンが方形でない場合に用いられ
るが、迅速な分割を促進するために２の冪でない
走査ウインドーの大きさの倍数である２以外の底
を持つ２進符号化数を列および行アドレスとする
メモリ系を設計することは可能である。しかしこ
の方法は２進符号化に要するハードウエアの量の
ため一般に余り魅力がない。メモリのアドレス指
定を無符号数の代りに符号を持つ数で行う変形も
また可能である。

第６図のメモリ系の詳細な考察に戻ると、走査
ウインドーの走査中にそこからサンプル点が引抜
かれる動作が第５図のメモリ系の場合よりよく判
る。検知器DET１，DET２，DET３はそれぞれ
その入力に印加される列アドレスの最下位２ビツ
ト（LSB）がそれぞれ１、２、３に等しいかそ
れ以上のとき出力「１」を発する。それより上位
のビツトは加算器ADD６，ADD７，ADD８に
入力として、また４を法とする番号における３に
等しい列アドレスを有するサンプル点空間の列に
列アドレスとして印加される。加算器ADD６，
ADD７，ADD８の出力は４を法とする番号の
０、１、２に等しい列アドレスを有するサンプル
点空間の列に列アドレスとして印加される。同様
に検知器DET４，DET５，DET６はそれぞれそ
の入力に印加される行アドレスの最下位２ビツト
がそれぞれ１、２、３に等しいかそれ以上のとき
出力「１」を発し、それにより上位のビツトは加
算器ADD９，ADD１０，ADD１１に入力とし
て、また４を法とする番号の３に等しい行アドレ
スを持つサンプル点空間の行に行アドレスとして
印加される。加算器ADD９，ADD１０，ADD
１１の出力は４を法とする番号の０、１、２に等
しい行アドレスを持つサンプル点空間の行に行ア
ドレスとして印加される。列および行のアドレス
座標の最下位２ビツトが何れも００のときは、そ
のアドレスのそれより上位のビツトがそのまま分
割メモリDM２の各サブメモリに列および行アド
レスとして供給される。

走査ウインドーが行の方向と平行に１列前進す
ると列アドレスが増え、検知器DET１によつて
その最下位２ビツトが01に等しいことが判るか
ら、その出力は「０」から「１」に変る。この
「１」は列アドレスのｘ座標のそれより上位のビ
ツトの代りに加算器ADD６の入力に印加されて
走査ウインドーの現在の第１列を記憶するサブメ
モリに列アドレスとして印加されるそのADD６
の出力を押上げ、列アドレスの最下位２ビツトが
再び00になるまでそのままに保つ。他のサブメモ
リに対する列アドレスは不変のままである。

走査ウインドーを同じ方向にもう１列進めて最
下位２ビツトが10になるように列アドレスを押上
げると、検知器DET１の出力は「１」に保たれ、
検知器DET２の出力も「１」に変る。加算器
ADD６，ADD７の出力は何れも入力列アドレス
の最上位ビツト（MSB）より１大きく、走査ウ
インドーの現在の第１列を記憶するサブメモリが
今まで入力列アドレスに対する第１列であつた現
在の第２列と共に次の位置に進められる。

さらに走査ウインドーを１列進めて入力列アド
レスの最下位２ビツトが11になるようにすると、
DET３の出力が「１」だけ押上げられるがDET
１，DET２の出力は「１」のままである。ここ
で走査ウインドーの最初３列に加算器ADD６，
ADD７，ADD８からの押上げられた列アドレス
が供給され、次の入力列アドレスは走査ウインド
ーが同じ行に沿つて他の列に進んだときそのアド
レスの最下位２ビツトを００に戻し、走査ウイン
ドーの列の更新が全部完了する。

サンプル点空間の列に沿つて１行ずつ走査する
ことは上述のように行に沿つて１列ずつ走査する
ことと同様で、行アドレスの改変における検知器
DET４，DET５，DET６と加算器ADD９，
ADD１０，ADD１１の機能は、列アドレスの改
変における検知器DET１，DET２，DET３と加
算器ADD６，ADD７，ADD８の機能と構文的
に同様に説明される。

次に検知器DET１，DET２，DET３，DET
４，DET５，DET６に注目すると、これらの検
知器の第１の例はデジタル比較器を用いて(1)一方
の入力にアドレス座標の最下位ビツトを、(2)他方
の入力にそのビツトに対する上限値を受けるもの
であり、第２の例は（列または行アドレスの最下
位ｍまたはｎビツトが限界値に等しいかこれを越
えたとき高レベル出力を生ずるもので）、(1)一方
の入力に低位のビツトが印加され、(2)他方の入力
にその限界値を表わすビツトが印加され、(3)その
オーバーフローが検知出力となる加算器である。
また検知器の第３の例は（アドレス座標の最下位
ビツトが印加される）１つのナンドゲートの出力
でリセツトされ、（その最下位のビツト中の複号
限界値を表わすビツトが印加される）他のナンド
ゲートの出力でセツトされるフリツプフロツプ
で、その真正出力が検知出力となる。

第５図のメモリ系は最下位ビツト自体の状態を
明確にしてアドレス線路内の加算器が「１」を受
入れて列および行アドレスの上位ビツトを押上げ
ると考えられるか否かを判定することができるこ
とを示唆している。若干の思考を加えると、最下
位5m（ｍまたはｎ）ビツトが2^m/2（または2^n/2）に
等しいかこれを超える状態は、最上位ビツトまた
は最下位ビツトの状態を検査してそれが「１」か
どうかを見ることにより簡単に特定されることが
判る。最下位ｍ（またはｎ）ビツトの値が１に等
しいかこれを超える状態はこれらのビツトをオア
ゲートを通すことにより判定され、最下位ｍ（ま
たはｎ）ビツトの値がｍ−１（またはｎ−１）に
等しいかこれを超える状態はこれらのビツトをア
ンゲートに通すことによつて判定することができ
る。

このとき上位ビツトを最初に書いた２ビツト数
abが限界値ｌに等しいかこれを超えるかを判定
し得る論理機能は次のように表示することができ
る。

ｌ検知出力「１」を定義する式 01 ａ＋ｂ＝１ 10 ａ＝１ 11 ａ・ｂ＝１また最上位ビツトを最初に書いた３ビツト数
abcが限界値ｌに等しいかこれを超えるかを判定
する論理機能は下表で表示することができる。

ｌ検知出力「１」を定義する式 001 ａ＋ｂ＋ｃ＝１ 010 ａ＋ｂ＝１ 011 ａ＋（ｂ・ｃ）＝１ 100 ａ＝１ 101 ａ＋（ｂ＋ｃ）＝１ 110 ａ・ｂ＝１ 111 ａ・ｂ・ｃ＝１また最上位ビツトを最初に書いた４ビツト数
abcdが限界値ｌに等しいかこれを超えるかを判
定する論理機能は下表で表示することができる。

ｌ検知出力「１」を定義する式 0001 ａ＋ｂ＋ｃ＋ｄ＝１ 0010 ａ＋ｂ＋ｃ＝１ 0011 ａ＋ｂ＋（ｃ・ｄ）＝１ 0100 ａ＋ｂ＝１ 0101 ａ＋〔ｂ・（ｃ＋ｄ）〕＝１ 0110 ａ＋（ｂ・ｃ）＝１ 0111 ａ＋（ｂ・ｃ・ｄ）＝１ 1000 ａ＝１ 1001 ａ（ｂ＋ｃ＋ｄ）＝１ 1010 ａ（ｂ＋ｃ）＝１ 1011 ａ・〔ｂ＋（ｃ・ｄ）〕＝１ 1100 ａ・ｂ＝１ 1101 ａ・ｂ＋〔（ｃ・ｄ）〕＝１ 1110 ａ・ｂ・ｃ＝１ 1111 ａ・ｂ・ｃ・ｄ＝１これらの論理式を後続の限界値ｌの列中の
「１」のパタンと比較すると、この論理式を導く
のに用いられた関係が判るから、必要に応じても
つと長い複数ビツト数に対する式も作ることがで
きる。この検知器の真理値式は多くの共通項を分
担しているから、これらの検知器を実現するアン
ドおよびオア回路網では相当の節減を行うことが
でき、これらの回路網は標準のデジタル比較器よ
り安価なゲートで構成されるようになる。

第５図および第６図のメモリ系は2^m×2ⁿ個のサ
ンプル点を持つ方形走査ウインドーを用い、ここ
でｍ＝ｎであるがｍ〓ｎの他の方形ウインドーを
可能である。この発明を実施したメモリ系ではこ
の走査ウインドーをｍまたはｎを０に等しくする
ことにより走査線部分に縮退させることができ
る。通常の行列アドレス型２次元メモリを入出力
マルチプレクサを用いて積重ねて今１つのアドレ
ス次元を追加し３次元メモリ系を形成することも
できる。この技法を拡張して走査平行６面体をウ
インドーとして用い、上記のようなメモリの３次
元サンプル配列を同時に呼出することもできる。
実際にこの発明の概念を多次元メモリに拡張して
もその次元の数に問題はない。

第７図はフイールド走査サンプラFSSにより２
次元空間のを引継がれたフイールド強度のサンプ
ルの分解度の低減に用い得る１次元空間周波数低
域濾波器を示す。FSSは比較的低周波数で走査線
を選択し、比較的高周波数で各走査線に沿うサン
プルを走査する正規走査方式によつてフイールド
をサンプリングする。このサンプリング動作は例
えば映像表示に用いる通常のラスタ走査でよい。
走査線に沿う空間方向の１次元空間周波数低域濾
波はそのフイールドサンプルの順次走査線を入力
として受けるシフトレジスタの各段のサンプルに
重みをつけることにより容易に行われるが、その
走査線に直角の空間方向の１次元空間周波数濾波
は公知のように多くの走査線長のシフトレジスタ
を要する。しかし多くのフイールド走査方式で
は、フイールド記憶メモリが例えばテレビ放送ス
タジオ装置がしばしばフレーム圧縮または拡大装
置やフレーム凍結装置を含むように全フイールド
に対するフイールド強度情報を記憶するが、この
場合は他の目的にすでに必要なフイールドメモリ
からサンプルを選択する空間周波数濾波を行うの
が便利である。第７図の低域濾波数はフイールド
走査線が延びていると想定するｘ方向に直角な方
向の空間周波数濾波を行う。

同期回路SYNは書込みアドレス発生器WAGに
よる書込みアドレスの発生、読取りアドレス発生
器による読取りアドレスの発生およびFSSによる
フイールド強度サンプルの発生の同期化を行う。
マルチプレクサMUX３は書込み指令に応じて書
込みアドレス発生器WAGを選択し、書込みサイ
クル中分解メモリDM３にアドレスを供給すると
共に、読取り指令に応じて読取りアドレス発生器
RAGを選択し、その読取りサイクル中その分解
メモリDM３にアドレスを供給する。フイールド
記憶メモリは一般に対になつてその読取りサイク
ルと書込みサイクルを各フイールド走査ごとに順
次交番させ、フイールドサンプル処理性能を一定
にするように動作するが、第７図にはその１対の
一方のメモリDM３だけを示した。このようなメ
モリ対は、並列データ入力線路と並列データ出力
線路を用いてその時分割多重化を最も最近のメモ
リに用いられる読取り付勢および書込み付勢信号
の選択印加により制御し、共通の入力マルチプレ
クサMUX６を分担使用してサンプラFSSから分
解メモリDM３およびこれと対を成す分割メモリ
の適当なサブメモリ部分にフイールドサンプルを
送り、また共通の出力マルチプレクサMUX７の
分担使用をし得るように動作させることができ
る。アドレスマルチプレクサMUX３は各フイー
ルドごとに順次両方のメモリに対する読取りと書
込みのアドレス指定を交番させ、その書込みサイ
クルと読取りサイクルを交互に配置する。

分割メモリDM３はその行に16を法とするｙア
ドレスにより決まる16群に分割されたフイールド
強度情報の各走査線を記憶し同様に16を法とする
アドレス値の行記憶走査線が16のサブメモリのそ
れぞれに一緒に配置されている。行アドレス変更
回路AMC１はｙアドレスの最下位４ビツトに応
じてそのｙのアドレスのさらに上位のビツトを変
え、そのｙのアドレスを各サブメモリに供給する
もので、その性質はすでに詳述した通りである。
分割メモリDM３のサブメモリのｘアドレス指定
は完全に並行して行われる。ｙアドレスの最下位
４ビツトは書込み中は入力マルチプレクサMUX
６により、読取り中は出力マルチプレクサMUX
７によるメモリDM３のサブメモリの呼出しの交
替を制御する。

メモリDM３の読取りサイクル中出力マルチプ
レクサMUX７は16個のサンプルを線走査方向に
垂直な直線で供給するが、低域空間周波数濾波は
慣習的に奇数のサンプルを用いるため両端のサン
プルの一方は使用されない。残りの15サンプル
が、丁度従来法において走査線に沿うサンプルを
順次記憶するシフトレジスタからの15のサンプル
が重み付き加算により組合されて走査線に平行な
方向に圧縮された空間周波数応答を持つ出力信号
サンプルを生成するように、重み付き加算により
組合されて走査線に垂直な方向に圧縮された空間
周波数応答を持つ出力信号サンプルを生成する。
詳言すれば、使用された奇数サンプル点に属する
各重みの包絡線が空間周波数領域から空間領域に
変換された規定の空間周波数応答を持つ、濾波器
の単位イパルス応答により説明され、このデジタ
ルフイルタは単位にパルスに対するフイルタ応答
とフイールド強度データの切取り回旋を行う。

単位インパルス応答は空間濾波に用いる奇数の
サンプルの直線の中点サンプルに関し対称であ
る。この中点サンプルは最終加算回路SUM１の
第１入力として重み付き応答を供給する一般に
ROMから成る重み付け回路WN１に供給する。
中点サンプルから１サンプリング距離にある２つ
のサンプルの重みは相等しく、それぞれに別の重
み付け回路を要しないように、加算器ADD１２
で加え合してその和を共有重み付け回路WN２の
入力に供給するようになつている。同様に加算器
ADD１３は中点サンプルから２サンプリング距
離の２サンプル点を加算して重み付け回路WN３
の入力に供給し、加算器ADD１４は中点サンプ
ルから３サンプリング距離の２サンプル点を加算
して重み付け回路WN４の入力に供給し、加算器
ADD１５は中点サンプルから４サンプリング距
離の２サンプル点を加算して重み付け回路WN５
の入力に供給し、加算器ADD１６は中点サンプ
ルから５サンプリング距離の２サンプル点を加算
して重み付け回路WN６の入力に供給し、加算器
ADD１７は中点サンプルから６サンプリング距
離の２サンプル点を加算して重み付け回路WN７
の入力に供給し、加算器ADD１８は中点サンプ
ルから７サンプリング距離の２サンプ点を加算し
て重み付け回路WN８の入力に供給する。重み付
け回路WN２，WN３，WN４，WN５，WN６，
WN７，WN８からの応答は最終加算回路SUM
１に第２、第３、第４、第５、第６、第７および
第８の入力としてそれぞれ印加され、その第１入
力と共に加算されてサンプラFssにより供給され
たフイールド強度サンプルの濾波出力応答のサン
プルを生成する。

第８図は２次元空間周波数低域濾波器を示す。
次元空間周波数濾波の問題のいくつかは順次行い
得る各別の１次元空間周波数濾波動作にその濾波
動作を分離できないことが関係している。この１
例は空間周波数分解度を２次元空間で取つたサン
プルのフーイールドにおける全方向に等量に低減
することで、２次元空間周波数領域に円形にカツ
トオフを持つ低域濾波器を必要とするものであ
る。図示の濾波器は64のサブメモリ持つ分割メモ
リDM４を用いている。このDM４の64のサブメ
モリはメモリの書込みサイクル中入力マルチプレ
クサMUX８により各フイールド強度サンプルを
順次書込まれ、その選択はｘ書込みアドレスの最
下位３ビツトとｙ書込みアドレスの最下位３ビツ
トによつて制御される。またその64のサブメモリ
はメモリの読取りサイクル中走査ウインドーを介
して呼出されるが、その出力データ線路への接続
はｘ書込みアドレスの最下位３ビツトとｙ書込み
アドレスの最下位３ビツトにより制御される出力
マルチプレクサMUX９によつて選択される。列
アドレス変更回路AMC２はアドレスマルチプレ
クサMUX３からのｘ読取りまたは書込みアドレ
スの最下位３ビツトに応じてそのアドレスのさら
に上位のビツトを変え、DM４のサブメモリのｘ
アドレスを供給する。また行アドレス変更回路
AMC３はアドレスマルチプレクサMUX３から
のｙ読取りまたは書込みアドレスの最下位３ビツ
トに応じてそのアドレスのさらに上位のビツトを
変え、DM４のサブメモリのｙアドレスを供給す
る。アドレス変更回路AMC３は前述の性質を有
する。出力マルチプレクサMUX９から得られる
64出力中７×７配列の49出力は濾波に用いるサン
プル点の供給に用いられる。従つて、出力マルチ
プレクサMUX９は、直交座標系によつて規定さ
れた空間中の経路全体を通じて各予め選択された
走査ウインドーの位置を表わすサンプルを次の各
出力チヤンネル、つまり重み付け加算回路に供給
する。

これらの濾波器には通常両側に奇数サンプル点
を持つ矩形配列が用いられる。マルチプレクサ
MUX９から並列に供給されるサンプル点は重み
付け加算により組合されて濾波フイールド強度サ
ンプルを生成する。この矩形サンプル点配列に属
する重みの包絡線は規定の２次元空間周波数応答
を持つ濾波器の２次元単位インパルス応答によつ
て説明されるが、空間周波数領域に円形の通過帯
域を持つ低域濾波器の場合は、半径座標変数の第
１ベツセル関数をその変数で割つたものである。
２次元空間周波数フイルタは象限対称を示し、
ｘ、ｙ軸に関し特別の場合は８方対称を示す。第
８図の濾波器はこの特別の場合に該当すると想定
されるので、７×７走査ウインドーの中心サンプ
ル点から等サンプリング距離における応答は加算
回路SUM１１，SUM１２，SUM１３，SUM１
４，SUM１５，SUM１６，SUM１７，SUM１
８，SUM１９で和算され、その各和にそれぞれ
重み付け回路WN１１，WN１２，WN１３，
WN１４，WN１５，WN１６，WN１７，WN
１８，WN１９において重み付けが行われ、その
重み付き和が７×７走査ウインドーの中心サンプ
ル点に対する重み付け回路WN１０の重み付き応
答と共に最終加算回路SUM２０に印加される。
この最終加算回路SUM２０の入力の和であるそ
の出力がこの濾波器の入力に供給されたフイール
ド強度サンプルに対する濾波出力応答である。

この発明においてはアナログまたはデジタル形
式でサンプル点を記憶するメモリを使用すること
ができるが、この発明を実施したデジタルメモリ
では、各サブメモリが一般に各行各列ごとに並列
にアドレス指定される複数の記憶平面を含み、各
平面がそのサンプル点の値を表わす２進数の各ビ
ツトを記憶している。

【図面の簡単な説明】

第１図は数個のデータサンプルを同時に呼出し
得るようにこの発明によつてメモリ系に記憶され
るべきデータサンプルの配列図、第２図はラスタ
走査によりデータロケーシヨンの方形配列がアド
レス指定されるとき第１図のメモリから得られる
サンプルの概念的配列図、第３図はこの発明を実
施したメモリの概念図、第４図はこの発明の他の
観点により系内に接続されたそのメモリのブロツ
ク回路図、第５図は第３図および第４図のメモリ
の形式化ブロツク回路図、第６図はこの発明を実
施したメモリの一般的設計原理の理解に有用なこ
の発明を実施した他のメモリの形式化ブロツク回
路図、第７図および第８図はこの発明の他の観点
によつてそれぞれ構成された１次元および２次元
の空間周波数低域濾波器のブロツク回路図であ
る。 RAG，MUX３，ADD１，ADD２……アドレ
ス発生器、SM００，SM０１，SM１０，SM１
１……メモリ，SUB１，MP１，ADD３，SUB
２，MP２，ADD４，ADD１２〜１８，WN１
〜８，SUM１１〜１９，WN１０〜１９……重
み付け装置、SUB３，MP３，ADD５，SUM
１，SUM２０……加算回路。

Claims

【特許請求の範囲】１Ｎ次元（Ｎは自然数）の直交空間座標系の整
数座標値によつて規定される交点上でサンプル値
を有する画像データ等の関数データの補間、平滑
化の処理をするサンプル処理装置であつて、 (イ) アドレス発生器と、選択手段と、メモリと、
転換手段と、重み付け装置と加算装置とを備
え、 (ロ) 上記アドレス発生器は、上記直交座標系によ
つて規定された空間中の経路を描く連続する直
交空間座標を表わすアドレスを、あるアドレス
速度で生成する機能を有し、 (ハ) 上記選択手段は、上記アドレス発生器により
供給された空間座標のアドレスの整数値部分に
より、上記空間中の互いに隣接する交点の組で
ある走査ウインドー内の所定位置を指定し、上
記走査ウインドーで規定される各サンプルを並
列にアクセスして、連続する走査ウインドー内
の各サンプルを順次上記アドレス速度で記憶位
置から読み出す機能を有し、 (ニ) 上記メモリは、走査ウインドーの交点の数と
同数の複数個のサブメモリに分割されており、
上記関数の各サンプルを記憶するための複数の
記憶位置を有し、上記選択手段によりアクセス
されて、走査ウインドーで規定される各サンプ
ルを同時に供給する機能を有し、 (ホ) 上記転換手段は、複数のデータ入力の各々が
上記サブメモリの各別のものからアクセスされ
たサンプルを受け入れるように接続されている
出力マルチプレクサと、上記サブメモリの数に
等しい数の複数の出力チヤンネルとを有し、該
出力チヤンネルの各々は上記走査ウインドーの
位置の予め選択されたものからのサンプルを上
記重み付け装置に供給するように設定されてお
り、 (ヘ) 上記出力マルチプレクサは上記アドレスの一
部分を制御信号として受け入れ且つ上記アドレ
ス発生器によつて連続的に発生された上記アド
レスの一部分の値によつて決定される循環的に
変化する転送パターンに従つてその入力に供給
される各サンプルに対する転送路を与え、それ
によつて上記経路全体を通じて各予め選択され
た走査ウインドーの位置を表わすサンプルを上
記各出力チヤンネルに配分し、 (ト) 上記重み付け装置は、上記出力チヤンネルに
よつてこれに供給されるサンプルに応答して同
時に複数の重み付け信号を発生し、 (チ) 上記加算装置は上記複数の重み付け信号を加
算して上記アドレス速度で出力を発生し、 (リ) 上記転換手段と上記重み付け装置と上記加算
装置とにより上記メモリから供給された走査ウ
インドー中の各サンプルの重み付け加算を実行
するデイジタル・フイルタを構成し、それによ
つて少なくとも選択された時間部分内におい
て、上記関数に対する濾波応答を表わす一連の
出力信号を生成し、関数データの補間、平滑化
処理等を行なうようにされた、サンプル処理装
置。２重み付け装置はサブメモリの数よりも少数の
複数の重み付け回路網を含み、該重み付け回路網
の少なくとも幾つかは上記出力チヤンネルの選択
されたものからのサンプルの各組合わせに応答す
るものである特許請求の範囲１記載のサンプル処
理装置。