JPH0343814B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はPCM信号のデータ同期回路に関する
ものである。

複数のデータワード毎にフレーム同期信号がつ
けられたPCM信号からデータワードを抽出する
ための回路として、シリアルデータの各ビツトに
同期したクロツクを再生しPCM信号の‘1'、‘0'
を判定して信号を取り込むビツト同期回路と
PCM信号中のフレーム同期信号を抽出し、この
抽出したフレーム同期信号とビツト同期信号か
ら、データワードに同期したデータ同期信号を生
成し、ビツト同期信号の生成及びフレーム同期信
号の抽出法について先に出願した（特願昭56−
153700号、特願昭56−153705号）。この出願のビ
ツト同期信号の生成はPCM信号中の‘0'から‘1'
または‘1'から‘0'への変遷点即ち信号エツジを
抽出し、このエツジ信号により調歩式同期回路の
位相同期を図りビツト同期信号の生成を行う際
に、ジツタやドロツプアウト等により生じた誤つ
たタイミングのエツジを除去する方法に関するも
のである。

この誤つたタイミングのエツジを除去する手法
として、信号のエツジ間隔をシフトレジスタを用
いたパターンの一致検出又は計数回路によるクロ
ツクパルスの計数により行い信号フオーマツト上
許容されたエツジ間隔の信号エツジを位相同期用
エツジとして用いる方法である。この方式によ
り、上記ジツタやドロツプアウト等によるデータ
ワードの取り込み誤りが減少した。

しかし、一方フレーム同期信号の抽出能力が低
下する。これは、フレーム同期信号の検出に、デ
ータ取り込み用のビツト同期パルスを用いてフレ
ーム同期信号パターンを検出している。この方法
の場合、フレーム同期信号の前でジツタやドロツ
プアウトにより信号パターンが劣化した時、正し
いパターンとして検出されないため位相同期用エ
ツジが取れなくなる。この場合ジツタやデイスク
などの記録媒体の回転むらでビツト同期パルスの
タイミングがズレてしまい同期信号パターンの検
出が誤つてしまう。このため、フレーム同期信号
が検出されない。一般には、フレーム同期信号が
検出されない場合、前に検出したフレーム同期信
号からパルスを補充することが行われる。しか
し、デイスクなどの回転むらで、正しいタイミン
グでフレーム同期信号を補充することができな
い。そのため、補充したフレーム同期信号以降の
データ列を正しい順に取り込むことができず、１
フレーム内の全てのデータが誤りデータとして取
り込まれてしまう。このような誤りの伝搬が生じ
る。このように、フレーム同期信号は、検出でき
なくなると１フレームのデータ誤りとなつてしま
うため、できるかぎり検出能力がたかいことが望
まれる。一方データにとつてはデータそのもが誤
りとなるだけであり、フレーム同期信号のよう
な、１フレームにおよぶ、誤りの伝搬がない。即
ち、データのビツト同期は信号中の正しいパター
ンのエツジにより位相同期させたビツト同期パル
ス生成方式が有効であるが、フレーム同期信号抽
出に対しては、配慮されていなかつた。

本発明の目的は、上記した従来技術の欠点をな
くし、フレーム同期信号の抽出能力を向上させた
データ同期回路を提供することにある。

このため本発明は、フレーム同期信号パターン
の抽出回路とデータ同期回路のビツト同期パルス
生成回路を分離し、それぞれ専用に設ける。これ
により両回路がそれぞれ適した方式とすることに
よりフレーム同期信号パターンの抽出能力及びデ
ータ同期回路の抽出能力の向上が互いに独立に図
れる。即ち再生デイジタル信号の伝送レートの許
容範囲内にある信号パターンのエツジに同期した
第１のビツト同期パルス生成回路でデータを取り
込むことにより、ジツターやドロツプアウト等に
よるデータワードの取り込み誤りが減少する。一
方、伝送レートの許容範囲外にある信号パターン
である全てのエツジ信号に同期した第２のビツト
同期パルス生成回路で、フレーム同期信号を検出
することにより、位相同期用エツジが取れなくな
ることがなく、フレーム同期信号の抽出能力が高
くなる。

本発明を説明するにあたり、コンパクトデイス
ク（以下CDと称す）方式のデイジタル・オーデ
イオ・デイスクプレーヤに用いた場合の具体的な
一実施例により説明する。

まずCD方式のPCM再生信号フオーマツトの構
成例を第１図に示す。以下同図に従つて説明す
る。

第１図ａは再生信号パターンの構成を示す波形
図で図中の数字はビツト数を表す。同図ｂはビツ
ト同期信号、ｃは抽出したフレーム同期信号例、
ｄはシンボル同期パルス（以下データ同期パルス
と称する）を示す。

ここでｃは24ビツトで構成されるフレーム同期
信号パターン中先の22ビツトでフレーム同期信号
パターンを判定した場合の抽出例である。１フレ
ームは588ビツトで構成される。この１フレーム
は24ビツトのフレーム同期信号と14ビツトで構成
されるコントロールデイスプレイシンボル１シン
ボルとデータシンボル24シンボルとパリテイシン
ボル８シンボルの合計33シンボルと３ビツトで構
成されるマージンビツト34個で構成されている。

ここで各シンボル（以下データと称する）を抽
出するためには、まず再生信号（EFM信号と称
する）の‘1'、‘0'を判定するためのビツト同期
信号を生成し、他方同EFM信号よりフレーム同
期信号を抽出し、この抽出されたフレーム同期信
号とビツト同期信号またはフレーム同期信号とビ
ツト同期信号とEFM信号とよりデータ同期パル
スを生成する。例えば第１図ｃの抽出したフレー
ム同期信号より同図ｂのビツト同期信号から17個
毎がデータワードの区切りとなる。従つて、第１
図ｄの信号をデータ同期パルスとする事が出来
る。このデータ同期パルスによりビツト同期パル
スにより取り込んだEFM信号を同期化してデー
タを取り込む。

第２図に本発明のデータ同期回路の一実施例の
ブロツク構成を示す。以下図に従つて動作を説明
する。EFM信号６よりビツト同期パルス発生回
路１によりビツト同期パルス７を発生する。この
ビツト同期パルスによりEFM信号６の‘1'、‘0'
を判定しシフトレジスタ３に順次取り込む。この
シフトレジスタの段数な少なくともデータ一語の
構成ビツト数またはフレーム同期信号の抽出に要
する構成ビツト数のいずれか多い方のビツト数と
する。EFM信号６よりビツト同期信号抽出パル
ス発生回路１２でビツト同期信号抽出パルス１３
を発生し、EFM信号６とビツト同期信号抽出パ
ルス１３とによりフレーム同期信号検出回路４で
フレーム同期信号を検出し、フレーム同期パルス
８を生成する。このフレーム同期パルス８とビツ
ト同期パルス７とEFM信号６とよりデータ同期
パルス発生回路２よりデータ同期パルス１１を発
生する。データラツチ回路５ではシフトレジスタ
並列出力９をデータ同期パルス１１で取り込みラ
ツチ出力１０を得る。ここでビツト同期パルス発
生回路１ではEFM信号６の‘0'から‘1'または‘
1'から‘0'への変化点即ちエツジを抽出し、同エ
ツジにより位相同期を図りビツト同期パルス７を
生成する。ここで位相同期化法としてはPLLを
用いた方法と調歩式同期回路による方法等があ
り、EFM信号６のドロツプアウト、雑音および
ジツタ等により誤つたエツジによる位相同期誤り
を防止するため、正しいエツジを抽出して位相同
期を行う。

また、フレーム同期信号パターンの検出におい
ては、ビツト同期信号抽出パルス発生回路１２と
フレーム同期信号検出回路４によりフレーム同期
信号以外の乱れが影響しない全ての信号エツジを
位相同期を図る手法、または全ての信号エツジ間
隔を計数する手法を用いて、フレーム同期信号検
出マージンを上げることが出来る。

ここで、ビツト同期信号抽出パルス発生回路１
２および同期信号検出回路４としては、ビツト同
期パルス発生回路１とシフトレジスタ３と同様な
構成としてフレーム同期信号抽出用フレームパタ
ーン一致回路を設け、ビツト同期パルス発生回路
における位相同期を信号全エツジを用いて行なう
事によりフレーム同期信号の検出が可能である
が、さらに回路構成の簡略化を図つた回路の一実
施例を第３図に示す。

第３図はビツト同期信号抽出パルス発生回路１
２フレーム同期信号検出回路４およびデータ同期
パルス発生回路２の更に詳細な一実施例を示す。
以下図に従つて説明する。

EFM６を２段のシフトレジスタ１４−１およ
び１４−２に入力する。このシフトレジスタ１４
−１の出力１８および１４−２の出力をＥ−OR
回路１５に入力しビツト同期信号抽出パルス１３
を出力する。ここで、シフトレジスタ１４−１お
よび２は発振回路１６の出力１７をシフトクロツ
クとする。したがつてビツト同期信号抽出パルス
１３のパルス幅は出力１７の周期となる。ここで
発振回路１６の出力１７の周期は例えばEFM信
号周期の1/8の約28.9nSに設定される。次にフレ
ーム同期信号検出回路４においては、ビツト同期
信号抽出パルス１３を入力し同信号がフレーム同
期信号か否かを判定する。

この判定のためにはビツト同期信号抽出パルス
１３の間隔を計数し、フレーム同期信号パターン
のエツジ間隔１１Ｔ・１１Ｔを抽出するための抽
出パルス１３でリセツトし、発振回路１９のクロ
ツクパルス２０を計数するカウンタ回路２１を設
け、同カウンタ２１の各段出力２２をデコーダ２
３でデコードする。ここでデコーダ２３としては
１１Ｔに相当する時間の場合はデコード出力２４
が１となるようなデコード値にしておく事によ
り、フレーム同期信号パターン中の１１Ｔが検出
される。このデコード出力２４を抽出パルス１３
により同期パターン検出部２５に取り込み、１１
Ｔが２回連続して検出された場合、フレーム同期
検出出力２６を出力する。この出力２６とEFM
信号とビツト同期信号よりデータ同期パルス１１
を抽出する。

第４図はビツト同期パルス発生回路１とシフト
レジスタ３とデータラツチ５の更に詳細な一実施
例を示す。以下図に従つて説明する。

EFM信号６を２段シフトレジスタ２８，２９
に入力し、このシフトレジスタ出力３１，３２を
エツジ検出回路３０に入力しエツジ出力３８を生
成する。ここでエツジ検出回路３０としてはシフ
トレジスタ出力３１，３２を入力としたＥ−OR
ゲートで構成される。

このエツジ出力３８を入力とし位相同期回路３
４によりビツト同期パルス７を生成する。ここで
位相同期回路３４としてはタンク回路、PLL回
路、調歩式同期回路等が用いられる。例えば調歩
式同期回路を用いた場合、エツジ出力３８から正
しいエツジ出力を抽出し、同抽出エツジにより発
振回路３３の出力クロツク３５を用いた調歩式同
期を行なう。シフトレジスタ２８，２９のシフト
クロツクにも出力クロツク３５を用いる。

以上のようにして生成したビツト同期パルス７
をシフトレジスタ３６のシフトクロツクとして
EFM信号６を取り込む。ここでシフトレジスタ
３６の段数は例えば１語のビツト数に等しく14段
とする。このシフトレジスタ並列出力９をデータ
ラツチ３７にデータ同期パルス１１により取り込
み、直列データを並列データに変換し、並列デー
タ出力であるラツチ出力１０を生成する。ここで
データラツチ３７の段数は例えばシフトレジスタ
の段数に等しく14段とする。

第４図において、シフトレジスタ３ではシフト
レジスタ３６の入力信号としてEFM信号６を取
り込んでいるが、実際のCDフオーマツトでは
EFM信号はNRZI変換されて記録されている。従
つて再生EFM信号６をNRZI逆変換して入力する
必要がある。この逆変換回路としては、第３図に
おけるシフトレジスタ１４−１，２とＥ−ORゲ
ート１５の構成で該シフトレジスタ１４−１，２
のクロツクとして第４図シフトレジスタ３６のク
ロツク７と同一のクロツクにより行なう事ができ
る。この場合信号が２クロツクシフトするため、
データ同期パルス１１も同じく２クロツクシフト
する必要がある。

第５図は位相同期回路３４のうち正しいパター
ンエツジの検出回路を除いた部分の更に詳細な回
路図を示す。Ｊ・Ｋ−Ｆ・Ｆ４４，３９および４
０はエツジ出力３８によりプリセツトされ２入力
アンドゲート４２の共に出力クロツクパルス３５
を計数する３ビツト計数回路を構成する。この３
ビツト計数回路出力を３入力アンドゲート４３に
よりデコードし、デコード出力をＤ−Ｆ・Ｆ４１
によりラツチしビツト同期パルス７を生成する。

この第５図の動作を第６図のタイミングチヤー
トによりさらに詳細に説明する。第６図ａは出力
クロツクパルス３５で同図ｂはエツジ出力３８、
同図ｃはＪ・Ｋ−Ｆ・Ｆ４４のＱ出力、同図ｄは
Ｊ・Ｋ−Ｆ・Ｆ３９のＱ出力、同図ｅはＪ・Ｋ−
Ｆ・Ｆ４０のＱ出力、同図ｆは３入力アンドゲー
ト４３の出力、同図ｇはＤ−Ｆ・Ｆ４１のＱ出力
を表す。ここで第６図ｂのエツジ出力３８はエツ
ジ間隔が出力クロツクパルス３５の周期の10倍の
例である。また、第６図ｆの３入力アンドゲート
４３の出力即ちデコード値はビツト同期パルス７
の出力タイミングを信号エツジより出力クロツク
パルス３５の４クロツク目に設定した場合の例で
ある。第６図ｂの破線は信号ビツトレートの１周
期の正しいタイミングの場合を示す。

第７図はカウンタ回路２１、デコーダ２３およ
びフレーム同期パターン検出部２５の１部の更に
詳細な回路図を示す。以下図に従つて動作を説明
する。Ｊ・Ｋ−Ｆ・Ｆ４５，４６および４７はビ
ツト同期信号抽出パルス１３でプリセツトされ２
入力アンドゲート４８とにより構成されるクロス
パルス２０を計数するカウンタである。このカウ
ンタ回路２１の出力を３入力アンドゲート４９で
一致をとりＤ−Ｆ・Ｆ５０でラツチするデコーダ
２３でデコード出力２４を得る。このデコード出
力２４でビツト同期信号抽出パルス１３をゲート
しフレーム同期信号ゲート出力５２を得る。

以上の動作を第８図のタイムチヤートにより説
明する。

第８図ａはクロツクパルス２０、同図ｂはビツ
ト同期信号抽出パルス１３、同図ｃ，ｄ，ｅは
Ｊ・Ｋ−Ｆ・Ｆ４５，４６および４７の出力、同
図ｆはＤ−Ｆ・Ｆ５０の出力即ちデコード出力２
４、そして同図ｇは２入力アンドゲート５１の出
力を表す。ビツト同期信号抽出パルスｂが所定の
周期即ちクロツクパルス２０の８倍の周期であつ
た場合は、デコード出力２４と一致し２入力アン
ドゲート５１の出力が出る。これに対して同図ｂ
の破線の如くビツト同期信号抽出パルスｂの間隔
が所定の周期より短いかまたは長い場合で、かつ
所定の周期の整数倍でない場合には、２入力アン
ドゲート５１により阻止され出力されない。

以上説明を簡略化するために、デコード値をク
ロツクパルス２０の８倍の周期としたが、CD方
式のフレーム同期信号パターンはビツトレートＴ
の１１Ｔ，１１Ｔおよび２Ｔのパターンにより構
成されており、同パターン長のデコード値に設定
する。このためにはエツジ間隔が11Tとなるた
め、カウンタ回路２１は７段のＪ・Ｋ−Ｆ・Ｆに
より構成し、デコーダ２３では88のデコード値に
設定する。さらにこのデコーダ２３の説明では触
れなかつたが同期信号抽出マージンを広げるには
デコード値に余裕を設けることにより可能とな
る。さらに第７図および第８図のタイムチヤート
による説明は、第４図の位相同期回路３４におい
てエツジ検出回路３０のエツジ出力３８から、こ
の信号エツジのうち正しいパターンによるエツジ
のみを抽出する回路にも応用される。

このような本発明によれば、フレーム同期信号
パターンの抽出は全エツジ信号を用いることか
ら、データ取り込み用のビツト同期パルスのよう
に位相同期のはずれや引き込みに要する時間等の
問題がなく、入力信号エツジ毎のパターン抽出が
可能となりその抽出マージンを広く取ることがで
き、データの抽出に関しては正しい信号エツジに
より生成したビツトストローブパルスにより信号
の‘1'、‘0'を判定し、データ同期を図ることが
できる。さらに、CDプレーヤにおいては、フレ
ーム同期信号によりデイスクモータの回転制御が
行なわれている。したがつて、本発明によるデー
タ同期回路により、フレーム同期信号の抽出マー
ジンが広くなつたことによりデイスクモータの回
転制御範囲が広くなる効果がある。

【図面の簡単な説明】

第１図はCDフオーマツトの信号構成図、第２
図は本発明によるデータ同期回路の一実施例を示
す回路構成図、第３図はビツト同期回路１２およ
びデータ同期回路２の更に詳細な一実施例を示す
回路構成図、第４図はビツト同期パルス発生回路
１とシフトレジスタ３とデータラツチ５の更に詳
細な一実施例を示す回路構成図、第５図は位相同
期回路の詳細回路図、第６図は位相同期回路の動
作を表すタイミングチヤート、第７図はカウンタ
回路とデコーダおよびフレーム同期パターン検出
部の詳細回路図、第８図はカウンタ回路とデコー
ダおよびフレーム同期パターン検出部の動作を表
すタイミングチヤートである。 １：ビツト同期パルス発生回路、２：データ同
期パルス発生回路、３：シフトジエネレータ、
４：フレーム同期信号検出回路、５：データラツ
チ、６：EFM信号、７：ビツト同期パルス、
８：同期パルス、９：シフトレジスタ並列出力、
１０：データラツチ出力、１１：データ同期パル
ス。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータワード毎にフレーム同期信号が
   設けられるフレーム構成でデイジタル信号が記録
   された記録媒体から抽出した再生デイジタル信号
   に同期したビツト同期パルスを生成して、 上記ビツト同期パルスにより、上記複数のデー
   タワードを取り込むデータ同期回路において、 再生デイジタル信号の伝送レートの許容範囲内
   にある信号パターンのエツジに同期した第１のビ
   ツト同期パルスを生成する第１のビツト同期パル
   ス生成回路と。 上記第１のビツト同期パルスに基づきデータワ
   ードを取り込むデータ取り込み回路と、 上記伝送レートの許容範囲外にある信号パター
   ンのエツジも含むエツジに同期した第２のビツト
   同期パルスを生成する第２のビツト同期パルス生
   成回路と、 上記第２のビツト同期パルスに基づきフレーム
   同期信号を検出するフレーム同期信号検出回路
   と、からなることを特徴としたデータ同期回路。 ２ 上記第１のビツト同期パルス生成回路は、再
   生デイジタル信号の中の正しい信号パターンのエ
   ツジを検出し、ビツト同期パルスを生成するもの
   であり、 上記第２のビツト同期パルス生成回路は、再生
   デイジタル信号の全てのエツジを用いて、ビツト
   同期パルスを生成することを特徴とする特許請求
   の範囲第１項のデータ同期回路。