JPH0343828B2

JPH0343828B2 -

Info

Publication number: JPH0343828B2
Application number: JP61095923A
Authority: JP
Inventors: Yosefu Pieere Seuitsusen Aruberuto
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1985-04-29
Filing date: 1986-04-26
Publication date: 1991-07-03
Also published as: ATE59511T1; AU5677186A; EP0200270A1; US4723168A; ES554374A0; EP0200270B1; ES8800558A1; AU588588B2; DE3676542D1; JPS61252770A; NL8501210A; KR860008680A; CA1256200A

Description

【発明の詳細な説明】

（技術分野）本発明は、ａ情報を離散的な電荷パケツトの形態で蓄えた
り、段階的に転送するための、表面に規定され
た電荷転送チヤネルを有する半導体本体と；ｂチヤネルの中に交互に電位井戸と電位障壁が
並ぶパターンを誘起するための、チヤネルの上
方にある一行のクロツク電極と；ｃこれらのクロツク電極に電圧を印加し、電荷
パケツトの蓄積時には電荷結合装置をｍ相装置
として動作させ、電荷パケツトの転送時にはｎ
相装置として動作させ、ここでｍとｎとを自然
数とし、かつｍを１以上とし、ｎをｍより大き
いとする第１の手段とを具える電荷結合装置に
関するものである。本発明はまた、このような電荷結合装置を具え
るカメラに関するものである。（背景技術）このような電荷結合装置は、チヤネル内で転送
される時よりも高い密度で情報がチヤネル内で蓄
えられる点において従来からの電荷結合装置から
区別される。後に明らかになるように、この性質
は、専らという訳ではないが、特にイメージセン
サにとつて重要である。例えば、CCDがセンサ、
転送チヤネル及びメモリとして働くフレーム転送
形のイメージセンサでは、例えば、４相転送する
場合、センサ部も４相装置として動作させるのが
普通である。この場合、感光単位、即ち、一画素
が４個の電極に対応する。記憶部も、一記憶単位
が４個の電極に対応する。しかし、装置が前述し
た態様で動作する場合は、電極の構成を変えず
に、電荷パケツトを各第２の電極の下に蓄えるこ
とができる。従来からの４相CCDと比較して、
これは感光部にとつて単位表面積当りの画素の数
を２倍にすることを意味する。密度が高いために、転送時に、電荷パケツトど
うしが混ざり合うのを避けるために、先ず、出力
側に最も近い電荷パケツトだけを或る距離に亘つ
てシフトさせ、次に同時に、このパケツト及び次
のパケツトをシフトさせる等にして電荷パケツト
のフレームを伸長させる。この場合順次の電荷パ
ケツト間の距離を正規の４相転送にとつて十分大
きいようにする。記憶部の場合は逆である。ここ
ではフレームを再び圧縮する。この結果、電荷パ
ケツトは再び各第２の電極の下に蓄えられる。こ
れらの伸長及び圧縮は、アコーデイオンのベロー
の伸長及び圧縮と類似しているため、この装置
は、エー・ジエー・ピー・セウウイツセン（A.J.
P.Theuwissen）他の「ザ・アコーデイオン・イ
メージヤ：アンウルトラ−ハイデンシテイフ
レームトランスフアーシー・シー・デー」
（The Accordion Imager：an Ultra−High
Density Frame Tranfer CCD）と題する論文で
は、「アコーデイオンセンサ」と称されている。
この論文は、1984年にサンフランシスコで開催さ
れたインターナシヨナルエレクトロンデバイ
スミーテイング1984（International Electron
Device Meeting1984）のダイジエスト第40〜43
頁に載つている。クロツク電圧発生器の他に、電荷結合イメージ
センサは、何時、如何にして装置を動作させるか
を示す電子制御手段も具えている。これらの電子
制御手段は、例えば、集積期間を開始させたり、
終了させる時、感光部のフレームも記憶部に転送
する時、フレームが記憶部に完全に転送され終わ
つた時等を示す。これらの電子制御手段は、本質
的には、クロツクパルスを計数し、所定の数のパ
スルに達した後信号を出し、その結果、装置が一
状態からもう一つの状態へ変わるいくつかのカウ
ンタである。こうすると、「飛越し」動作モード
のため一層複雑になる。この場合は２個の順次の
フレーム内の画素が半垂直方向ピツチだけ相対的
にシフトさせられる。この動作モードでは、２個
のフレームの転送に必要なクロツクパルスの数が
一般には互に等しくない。このように複雑なた
め、これらの電子制御手段は、たいがい、外部、
即ち、センサ自体のチツプの外に設けられる。（発明の開示）本発明の目的は、上述したアコーデイオンタイ
プのCCDのこれらの電子制御手段を相当に簡単
にし、所望とあらば、これらの電子制御手段を少
なくとも部分的に電荷結合装置と共に集積化する
にある。本発明は、就中、アコーデイオンタイプの
CCDにおいては、或る瞬間ｔにおけるクロツク
電極にかかる電位分布（又はこの電位分布に一義
的に対応するパラメータ）が電荷結合装置の状態
を表すことを認識したことに基づいている。本発
明は、更に、この電位分布を検出することによ
り、次の動作をスタートさすべき瞬時ｔを定め得
ることを認識したことに基づいている。本発明に係る電荷結合装置は、電荷結合装置の
状態を検出し、この状態に依存して、調整信号を
発生させ、この調整信号を制御信号として用いて
電荷結合装置を次の状態にする第２の手段を設け
たことを特徴とする。以下の図面の説明から明らかなとなるように、
電子制御手段の大部分を数十個の論理ゲートに簡
約せしめ得る。これらの論理ゲートは容易にセン
サ自体と組合せて、共通の集積回路になし得る。図面につき本発明を詳細に説明する。（実施例）第１図はセウウイツセン他の前記刊行物に記載
されているようなFT形のアコーデイオンCCDセ
ンサの略式平面図である。このCCDは多数の垂
直方向に表わされた単位電荷結合装置２を具える
が、第１図にはその中の５個だけを示してある。
単位電荷結合装置の縦方向の境界３を破線で示
す。単位電荷結合装置２内の矢印４は電荷転送方
向を示す。通例のように、電荷結合装置（CCD）
を２個の部分に分ける。Ａ部では、放射線像が電
荷パケツトのパターンに変換され、Ｂ部は、Ａ部
で発生したパターンを蓄えるメモリとなる。Ｂ部
にマトリクス状に蓄えられている電荷パケツトは
水平方向に走るレジスタＣで読出される。このレ
ジスタＣでは毎回マトリクスの一行が左に通例の
ように転送され、検出器５により一つづつ外部に
読出される。このCCDは、通例のように、クロ
ツク電極系を具えるが、第１図には簡単にこれを
線６で表わしてある。電荷パケツトを転送するの
に必要なクロツク電圧は、Ａ部ではシフトレジス
タ７により、Ｂ部ではシフトレジスタ８により与
えられる。これらのシフトレジスタについては後
に詳述する。レジスタＣは通例の２相、３相また
は４相で動作すると仮定するが、ここではこれ以
上のことは述べない。第２図の左側の部分は、５個の単位電荷結合装
置２を具える部分の電荷転送方向に垂直に截つた
断面図である。この装置は、例えば、ｎ形シリコ
ン本体１０の上にｐ形表面領域１１を設け、その
上に表面１２を隣接せしめることにより作る。ｐ
形表面領域１１にｎ形表面領域の形で電荷結合装
置のチヤネルを設ける。便宜上ここではこれらの
チヤネルにも符号２を付す。チヤネル２の厚さと
ドーピング濃度は、電荷の蓄積と転送がチヤネル
２のバルク（BCCD）の中で電子の形で生ずるよ
うに選ぶ。表面１２から、例えば、シリコン酸化
物の薄い絶縁層１３で絶縁してクロツク電極６を
設ける。クロツク電極６は、例えば、３層多結晶
シリコン技術で、通常の態様で設けることができ
る。勿論、表面領域の形でｐ形領域１１を作る代
りに、基板１０全体をｐ形シリコンにしてもよ
い。しかし、ｎ形本体１０とｐ形表面領域１１を
用いると、長波長の光（赤及び赤外光）の吸収の
点で既知の利点がある。この光が表面から深く基
板内に侵入して電荷担体を発生させると、像がぼ
けるのである。ｐ形表面領域１１を用いると、センサを制御す
るのに必要な周辺回路にCMOS技術を使えると
いう利点がある（第２図の右側の部分参照）。こ
の部分は１個のｎチヤネルMOSトランジスタと、
１個のｐチヤネルMOSトランジスタとを具える
１個のCMOSインバータ回路となつている。ｎ
チヤネルMOSトランジスタは、ｐ形表面領域１
１と同時に作られるｐウエル１７の中にｎ形ソー
ス１５とｎドレイン１６とを具える。このｎチヤ
ネルMOSトランジスタは、更に、ソースコンタ
クト１８と、ゲート電極１９と、ドレインコンタ
クト２０とを具える。ｐチヤネルMOSトランジ
スタは、ｐ形領域の形でドレイン領域２１とソー
ス領域２２とを具えるが、これらは、所望とあら
ば、ｐ形表面領域１１と同時に作ることができ
る。このｐチヤネルMOSトランジスタは、更に、
ソースコンタクト２３と、ゲート電極２４と、ド
レインコンタクト２５とを具える。最后のドレイ
ンコンタクト２５は、ｎチヤネルMOSトランジ
スタのドレインコンタクト２０に接続される。第３図は、シフトレジスタ７，８の実施例を示
す。これらのシフトレジスタは、本質的には、イ
ンバータ回路２６のチエーンから成り、これらの
インバータ回路２６の出力端子をクロツク電極６
に接続する。これらのインバータ回路は、第２図
につき前述したCMOS形とすることができ、第
４図に略式図示するように、ｎチヤネルMOSト
ランジスタ２７と、ｐチヤネルMOSトランジス
タ２８とを具える。これらのトランジスタ２７及
び２８のゲートどうしを相互に接続する。入力信
号は接続点２９を介して供給できる。出力端子３
０をクロツク電極６に接続する。インバータ回路
２６をスイツチ３１を介して相互に接続する。こ
れらのスイツチ３１は導体３２，３３を介して供
給されるクロツク電圧φ₁及びφ₂により開閉させ
られる。第４図に示すように、これらのスイツチ
３１は夫々シフトレジスタ７，８の他の実施例の
詳細な説明及び装置の動作についてのここに与え
られたものより詳細な説明については、本願人の
名によるオランダ国特許願第8401311号（特願昭
60−85573）を参照されたい。本願では、本発明
を明瞭に理解するのに必要な範囲で、第５図及び
第６図につき、アコーデイオンセンサの原理を簡
潔に説明する。第５ａ図は、いくつかのクロツク
電極を具える電荷結合装置の感光部の断面図であ
る。クロツク電極は互いに区別するため、６，
１；６，２；６，３；６，４；等の符号を付して
ある。クロツク電極６に与えられる電圧は高レベ
ル（この時チヤネル２の下部に電位井戸が誘起さ
れる）と低レベル（この時電位障壁が誘起され
る）の間で変わる。例えば、電荷パケツトは、４
相クロツク電圧φ₁₁，φ₁₂，φ₁₃及びφ₁₄の影響の下
に、４相で転送される。第５ｂ図は、いくつかの
瞬時ｔにおけるチヤネル２内の電位分布を示す。
図面では、正の電位を下方にとつてある。先ず
（瞬時t₀）、集積期間内で図示したような状態が生
ずる。ここでは、高い電圧をクロツク電極６，
１；６，３；６，５；６，７等に印加し、低い電
圧をクロツク電極６，２；６，４；６，６等に印
加することにより装置は２相装置として動作す
る。斯くして、各第２の電極毎に、中に電荷パケ
ツトを蓄えることができる電位井戸が誘起され
る。この結果、各画素が２個の電極のサイズに等
しい領域に対応する。これは従来技術の４相装置
と比較して画素密度が２倍になることを意味す
る。電荷パケツト３５〜３８のサイズは、既知の
ように、入射放射線の密度に対応する。画素密度が従来の４相転送に対しては高すぎる
から、通常のように、クロツク電圧φ₁₁〜φ₁₄を一
時に全ての電極に印加するのではなく、第５ｂ図
に示すように、瞬時t₁〜t₈を追つて漸進的に印加
する。瞬時t₁において、クロツク電圧φ₁₄を電極
（６，８）に印加する。この結果電極（６，８）
の下で電位障壁が電位井戸に変わる。瞬時t₂にお
いて、クロツク電圧φ₁₃を電極（６，７）に印加
する。この結果電極（６，７）の下の電位井戸が
電位障壁に変わり、電荷パケツト３５が一位置右
にシフトする。電荷パケツト３６，３７及び３８
はこの期間では位置を変えない。電荷パケツト３
５と３６との間の距離は今度（t₂）は十分大き
く、電荷パケツトが混ざり合う危険を伴うことな
く、電荷パケツト３６も電荷転送に参加させるこ
とができる。期間t₃〜t₄において、電荷パケツト
３５の他に同時に電荷パケツト３６も一位置だけ
シフトさせられる。他方、電荷パケツト３７及び
３８は位置を変えない。瞬時t₄において、電荷パ
ケツト３６と３７の間の距離も十分大きく、従つ
て、先行するパケツト３５，３６と同時に、通常
の４相態様で電荷パケツト３７も右へ転送される
（t₅，t₆）。瞬時t₆において、電荷パケツト３７と
３８の間の距離が４相転送するのに十分大きく、
従つて、電荷パケツト３８も転送される。それ故、要するに、Ａ部からＢ部への電荷転送
のために、先ず、電荷パケツト間の距離を広げる
と云うことができる。これ以后は通常の態様で電
荷パケツトが転送される（アコーデイオンの伸
張）。記憶部Ｂに電荷パケツトを蓄積する時、逆の状
態（アコーデイオンの圧縮）が生ずる。この時、
４相で到達した電荷パケツトを２相態様で蓄えら
れる。これを説明するために、第６ａ図及び第６
ｂ図を挙げる。第６ａ図は、第５ａ図と同じ態様
で、電荷結合装置（CCD）の記憶部Ｂの一部の
断面を示す。第６ｂ図は第５ｂ図と同じ態様で、
いくつかの瞬時における関連する電位分布を示
す。最初の２個の図t₀，t₁は、装置がクロツク電圧
φ₁₁〜φ₁₄により４相CCDとして動作する状態を示
す。図面から明らかな通り、２個の電荷パケツト
３５及び３６は８個のクロツク電極６に対応す
る。電荷パケツト３５がクロツク電極（６，７）
の下に来た時（t₁）、このクロツク電極（６，７）
の電圧は何等クロツク電極（６，８）の電圧を変
えず、この下には電位障壁が形成される。t₂にお
いて、クロツク電極（６，６）の電圧が下がり、
このクロツク電極（６，６）の下にも電位障壁が
形成される。このクロツク電極（６，６）の電圧
は以后一定にとどまり、電荷パケツト３５はその
位置をそれ以上変えない。類似した態様で電荷パ
ケツト３６は、クロツク電極（６，５）の下に到
達した時、クロツク電極（６，６）と（６，４）
の下の電位障壁により両側を囲まれた電位井戸に
蓄えられる。次のサイクルt₅，t₆では、電荷パケ
ツト３７がクロツク電極（６，３）の下に蓄えら
れる。次に（t₇）、電荷パケツト３８がクロツク
電極（６，１）の下に蓄えられる。図面から明ら
かな通り、t₇では、８個のクロツク電極（６，
１）〜（６，８）が４個の電荷パケツトに対応す
る。これは記憶部に蓄える時の情報密度が電荷転
送時の情報密度の２倍であることを意味する。表１及び表２は、Ａ部で検出された像が記憶部
に転送されるＡ部が次の像を検出する準備がなさ
れる時、クロツク電極の論理状態がどのように変
わるかを示す。表１はフレームが偶数個の場合の
状態を示し、表２はフレームが奇数個の場合の状
態を示す。記憶部のクロツク電極は、ST，As，
Bs，Cs等により示す。STは水平読出しレジスタ
Ｃに最も近く、シフトレジスタ８の入力信号によ
り直接制御されるクロツク電極を表わす。クロツ
ク電極STの他に、記憶部は８個のクロツク電極
を具えると仮定する。記号Ｈはシフトレジスタ８
の付加段の出力を表わす。シフトレジスタ８はも
早や記憶部のクロツク電極に接続されず、後に明
らかとなるように、或る種の利点が得られる。感
光部では、第１の電極をIMにより示す。以下の
電極は符号A_i…I_iにより示す。サフイツクスｉは
感光部（イメージ部）の電極であることを示す。
注意すべきことは、このイメージ部が記憶部Ｓの
電極の数より２だけ多い数の電極を具えることで
ある。この差は先ずIMの下の電荷パケツトが像
の表示に使用できないために生ずる。蓋し、IM
の幾何学的状態が残りのラインの幾何学的状態と
同じではないからである。電荷がIMの下に集積
されている場合は、この電荷パターンがＡ部から
Ｂ部へシフトさせられた後に、このラインがレジ
スタＣにより直接引き出される。

【表】

【表】この結果、第１の有効なラインが、フレームに
依存してA_i又はB_Iの下に位置する。また、Ａ部
の他方の縁部に付加的電極を配置し、最后のライ
ン、即ち、電極H_iの下のラインの幾何学的状態
を残りの先行するラインの幾何学的状態とできる
だけ同じにする。縦方向において、いくつかの順次の瞬時におけ
る装置の状態をプロツトしてある。信号「１」
は、高い電圧に対応し、この時関連する電極の下
のチヤネル２内に電位井戸が誘起される。記号
「０」は、低い電圧に対応し、この時チヤネル２
内に電位障壁が誘起される。これらの表では、記憶部、即ち、Ｂ部が先行す
るフレームの情報を水平レジスタＣを介して前述
した４相態様で外部へシフトさせてあり（アコー
デイオンの伸張）、集積期間の終了が外からのパ
ルスにより告げられると仮定している。原理的に
は、今度は感光部、即ち、Ａ部に蓄えられている
情報を記憶部に移せる。しかし、この時４相態様
で動作する記憶部を感光部に調整させねばならな
い。前述したように、感光部はアコーデイオモー
ド（２相態様）で動作し、電荷パケツトを他の電
極の下に蓄える。表１によれば、電荷はクロツク
電極IM，B_i，D_i，F_i及びH_iの下に蓄えられてい
る。表２に係るフレームでは、電荷がクロツク電
極A_i，C_i，E_i，G_iの下に蓄えられる。IMの論理
状態が記憶部の最后の３個の電極の論理状態と整
合し、IMとこれらの最后の３個の電極とが４相
CCDの一段と考え得るようになる迄感光部は転
送にあずかれない。表１では、集積期間時にIM
が１であつた。この状態は電極E_s，F_s及びG_sの
状態が、夫々、０、０及び１に等しい時（t₄）終
了する。表２に係るフレームでは集積期間にIM
が０である。この状態は電極E_s，F_s及びG_sの論
理状態が、夫々、１、１及び０である時終了する
（t₄）。t₄以后、IMは始めて変わり得、実効的に記
憶部の一段に等しくなる。後に明らかとなるよう
に、IMの状態はＨの状態と等しくなる。表２のフレームでは、IMの下に存在する電荷
パケツトが、通常の４相転送で、記憶部にシフト
させられる。前述したように、IMの下には完全
な像ラインが作られていないから、このラインは
I_sの下に到達すると、直ちに水平レジスタＣを介
して外に出される。このフレームでは、第１の完
全な像ラインはB_iの下に蓄えられていた。それ
故、集積期間でB_iの下に集積された像ラインがI_s
の下に到達する迄（表１のt₁₅）、記憶部はクロツ
クし続ける。表２に係るフレームでは、A_iの下に
形成された第１の像ラインがSTの下に到達する
迄（表２のt₁₃）、記憶部は動作し続ける。（有効
な）像ラインがSTの下に蓄えられ終わつた時、
STはその論理状態を変えることを許されない。
この瞬時は、ST＝１の時生ずる。但し、感光部
の最后の電極I_iもその状態を変えた後である。こ
の瞬時に、電荷パケツトの全てのラインが４相転
送に参加し、感光部及び記憶部全体をカバーす
る。その瞬時に、「アコーデイオン」は完全に伸
張され、再び電極STから圧縮される。「アコーデイオン」記憶部が完全に圧縮され終
わつた瞬時は、再び、例えば、クロツク電極G_s
及びE_sを考察することにより知ることができる。
これらの電極が同じ論理状態をとると、記憶アコ
ーデイオンが圧縮される。表１では、これは瞬時
t₂₂の場合であり、表２では、瞬時t₂₁である。記憶アコーデイオンが圧縮される時、IMにも
一定電圧が印加される。その後、感光部のアコー
デイオンが圧縮される。フレームが偶数であるか
奇数であるかに依存して、IMの論理状態が０又
は１に等しくなる。これが生じた時、感光部、即
ち、Ａ部のアコーデイオンも圧縮される。このア
コーデイオン（あるいはアコーデイオンのこの部
分）が完全に圧縮された瞬時は、例えば、感光部
の電極G_i及びI_iが同じ状態をとることにより、知
ることもできる。注意すべきことであるが、最后のアコーデイオ
ンが圧縮された時（それ故、感光部が再び像を捕
えられ、それを電荷パケツトに変換できるように
なつた時）、表２でI_iの下に集積された非対称効
果のため有用な情報を含まない像ラインがIMの
下に蓄えられる。フレーム全体が記憶部に蓄えられると、通常の
態様でレジスタＣによりライン毎に情報が読出さ
れる。ここに述べた同期は、フレームの偶数、奇数と
は独立に、装置自体により感光部に対してとるこ
ともできる。必要な外部からのパルス（又は少な
くとも装置の上述した部分の外部で発生させられ
たパルス）は次の通りである。 (1) 集積期間が完了したことを示すパルス（以後
VTEパルスと称する）。 (2) 偶数のフイールドが考察されているのか又は
奇数のフイールドが考察されているかを示すパ
ルス（以後FIパルスと称する）。第７図は上述した装置の制御を示す流れ図であ
る。ステツプ 20ｍｓ（20×10^-3秒）間、Ａ部で一つの像を検
出し、電荷パケツトのパターンに変換する。ステツプ外部回路により、VTEパルスを使つて集積の
終了を示す。ステツプ記憶部と、感光部が互いに同調させられる迄記
憶部へ電荷パターンを移せないようにする。上述
の４相転送に係る装置の場合は、これはF_s′＝G_s
＝IMの場合である。但し、F_s′はF_sの逆状態であ
る。本例では、記憶部のシフトレジスタ７内で最
后の電極G_sの後にもう一段付加する。しかし、
この段は記憶部のクロツク電極とは結合しない。
従つて、上述の条件は、式G_s＝Ｈ＝IMによつて
も表現できる。この条件が満足されない限り、こ
の状態が継続される。ステツプ上述の条件が満足されると、IMはその論理状
態を変えられるようになる。しかし、これは制御
されない状態で行うことはできず、記憶部の４相
クロツクと同期して行わなければならない。これ
を達成するため、IMをＨに結合し、実効的にG_s
の後の次のCCD段に等しくする。ステツプここでは、IMはＨと等しくなり続け、STも第
１の（実効的な）電荷がSTの下に到達する迄変
わらない。この状態は次のようにして検出される
（表１、２参照）。 (a) 感光部の最終段I_iがその状態を変えたか？そ
れ故、I_iの先行する状態がI_i（ｎ）と書かれてい
る場合は、I_i（ｎ）≠I_i（ｎ＋１）であるか否かを
確認しなければならない。 (b) この条件が満足されたら、STをST＝１にな
る迄変える。この後STの状態は変わらない。
表１及び２から明らかなように、条件は式I_i＝
H_i＝１により表わせる（表１のt₁₅、表２の
t₁₃）。ステツプ条件Ｖが満足されたら、STは１に等しくなり
続ける。この時記憶アコーデイオンが圧縮され
る。しかし、IMについてはIM＝Ｈを保つ。ステツプ流れ図の次の段では、記憶アコーデイオンが完
全に圧縮された瞬時を検出する。これは電極E_sと
G_sが同じ状態を有する場合である。或る数のク
ロツク電極で次式が成立する瞬時が決まる。 E_s＝G_s＝０（表１のt₂₂、表２のt₂₀）ステツプ上述の条件が満足されると、感光部のアコーデ
イオンも、IMを固定された状態にセツトするこ
とにより圧縮される。この状態はフレームに依存
し、一方のフレームについては１に等しく、他方
のフレームについては０に等しい。これは、第７
図では、式IM＝FIにより示されている。再びFI
パルスが外部で生ずる。即ち、センサチツプの外
又はセンサチツプ上ではあるが、回路の表示され
た部分の外で発生させられる。ステツプ感光部のアコーデイオンが完全に圧縮された
時、次の集積期間が開始する。この状態は、条件
G_i＝I_iが満足されるか否かを確かめることにより
検出することができる。この条件が満足された
ら、所望により、例えば、記憶部から水平レジス
タＣに一ラインを転送するような次の動作を行う
ことができる。第８図は、第７図に示した流れ図を実施する回
路を示す。第８図には、シフトレジスタ７及び８
並びに関連するクロツク電極ST，A_s，B_s…G_s，
IM，A_i，B_i…I_iが示されている。簡明にするた
め、シフトレジスタ７，８のインバータ回路２６
と、関連するクロツク電圧φとだけを示してあ
る。第８図ではスイツチ３１（第３図参照）を省
いた。第８図の回路によれば、第７図の流れ図の
順序が保たれている。注意すべきことは、シフト
レジスタ７のインバータ回路２６は記憶部のクロ
ツク電極を駆動しないが、後に明らかになるが、
点ＨはIMを駆動するのに使用されることである。、集積期間が終了した時、信号VTEが外
部から供給され、その結果蓄積されていた情報
を感光部から記憶部へ転送できるようになる。この転送については、前述のように、条件
G_s＝Ｈ＝IMが満足されなければならない。こ
の式に対する第一の解は、G_s＝Ｈ＝IM＝１と
することである。この条件が満足されているか
否かを確かめるために、状態G_s、Ｈ及びIMを
論理ANDゲート４１に通す。この論理ANDゲ
ート４１はG_s＝Ｈ＝IM＝１であれば出力側に
１を出す。他の全ての組合せでは「０」であ
る。式G_s＝Ｈ＝IMに対する第２の解は、これ
らのパラメータを全て０とするものである。こ
れを確かめるために、信号を先ずインバータ回
路４２，４３及び４４で反転し、次にこの反転
させられた状態でANDゲート４５に供給する。
このANDゲート４５はG_s＝Ｈ＝IM＝０の時だ
け出力側に１を出す。ANDゲート４１と４５
の出力信号はORゲート４６の入力端子に与え
られる。ORゲート４６はANDゲート４１の出
力及びANDゲート４５の出力のいずれか一方
が１の時出力側に１を出す。このORゲート４
６の出力信号はANDゲート４７の入力端子に
加えられる。ANDゲート４７の第２の入力端
子には信号VTEが供給される。第８図から明
らかな通り、ANDゲート４７は第３の入力端
子を具える。この第３の入力端子はインバータ
回路４８の出力端子に接続され、このインバー
タ回路４８の入力端子にクロツク信号φ₁が供
給される。このように反転されたφ₁をANDゲ
ート４７に供給することは絶対に必要というも
のではないが、こうすると或る利点が得られ
る。蓋し、シフトレジスタ８の第１段もφ₁に
より駆動されるからである。φ₁が反転された
状態でANDゲート４７に供給される場合は、
IMが変化しても、シフトレジスタ８の第１の
MOSスイツチを不導通とすることができる。
それ故、φ₁が低い時だけANDゲート４７の出
力側に１がでる。この条件が満足され、また
G_s＝Ｈ＝IMであるとANDゲート４７は１を生
ずる。この信号はRSフリツプフロツプ４９の
Ｓ入力端子に加えられる。RSフリツプフロツ
プ４９は２個の出力端子Ｐ及びＱを有するが、
これらは互いに逆になつている（Ｐ＝Ｑ）。信
号がＳ（セツト）に現われると、Ｑは１に等し
くなる。RSフリツプフロツプ４９は入力端子
Ｒ（リセツト）に信号パルスを与えることによ
りリセツトできる。ANDゲート４７の出力端
子に１が現われると、この１がRSフリツプフ
ロツプ４９のＳ入力端子に与えられ、RSフリ
ツプフロツプ４９の出力端子Ｑがレベル１にな
る。この信号はANDゲード５０の一方の入力
端子に供給され、ANDゲート５０の他方の入
力端子は点Ｈに接続される。RSフリツプフロ
ツプ４９のＰ出力端子は、Ｑがレベル１の時レ
ベル０となるが、ANDゲート５１の一方の入
力端子に接続する。ANDゲート５０と５１の
出力端子をORゲート５２の入力端子に接続す
る。上述した状態ではANDゲート５１の出力
は０である。蓋し、RSフリツプフロツプ４９
の出力端子Ｐは０であるからである。この時
ORゲート５２は完全にANDゲート５０に従
う。蓋し、RSフリツプフロツプ４９の出力端
子Ｑは１であるからである。このため点Ｈのレ
ベルによる。この状態は第７図の流れ図のステ
ツプに対応する（IM＝Ｈ）。 ANDゲート５０の出力信号はIMTという符
号を付する。与えられた状態では＝Ｈである。
信号IMTはクロツク電極IMを制御するだけで
なく、ORゲート５６を介してクロツク電極ST
にも与えられる。後述するが、ORゲート５６
の他の２個の入力端子は０に等しく、この期間
においてST＝Ｈが成立する。信号IMTは導線
を介してORゲート５６に与えられる。図面を
簡明ならしめるため、この導線を省き、矢印
IMTで置き換えてある。注意すべきことは、RSフリツプフロツプ４
９の状態はφ₁がクロツクされても変わらない
ことである。次に検出すべき条件（第７図の流れ図でステツ
プ）は感光部の最后の方のクロツク電極も電荷
転送に参加するか否かということである（I_i＝H_i
＝１）。この条件は２個の入力端子がクロツク電
極I_i及びH_iに接続されているANDゲート５３に
より検出できる。ANDゲート５３の第３の入力
端子はインバータ回路５４の出力端子に接続す
る。この入力端子にはクロツク信号φ₂が供給さ
れる。インバータ回路５４は省くこともできる
が、インバータ回路４８と同じ利点を有する。即
ち、φ₂＝１の時状態が変わらないことである。
ANDゲート５３の出力信号はRSフリツプフロツ
プ５５のＳ入力端子に加えられる。ANDゲート
５３が出力信号＝１を生ずる（I_i＝H_i＝１）と、
RSフリツプフロツプ５５のＱ出力端子は出力信
号＝１を出す。Ｑ出力端子の出力信号は簡明なら
しめるため、符号STCを付してあるが、ORゲー
ト５６の一つの入力端子を介してクロツク電極
STに与えられる。STC＝１のため、今はORゲ
ート５６の出力端子も１となる。この瞬時以后
STはそれ以上変わらず（第７図の流れ図のステ
ツプ）、記憶アコーデイオンが圧縮される。注意すべきことは、信号STCは通常の接続線
を介してORゲート５６に与えられるのである
が、簡明ならしめるため、この接続線は第８図で
は省かれていることである。次に検出すべき条件は、第７図の流れ図のステ
ツプであり、条件E_s＝G_sである。記憶アコーデイオンは、何時も、同じフレーム
に独立な態様で圧縮されるから、この比較は、電
極の数の点で、E_s＝G_s＝０とも書ける。この条
件を検出するため、電極E_s＝G_sの電位はNORゲ
ート５７の入力端子に加えられる（簡明ならしめ
るため、電極とゲート５７の間の接続関係は記号
E_s及びG_sで置き換えた）。NORゲート５７は、２
個の入力信号が＝０である時出力側に１を出す。
このNORゲート５７の出力信号は、所望とあら
ば、直接フリツプフロツプ４９のＲ入力端子に与
えることもできる。しかし、NORゲート５７の
出力信号は、インバータ回路４８により反転させ
られたφ₁信号と一緒にANDゲート５８を介して
フリツプフロツプ４９に加える方が好適である。
E_s＝G_s＝０であると、φ₁＝０の時間中ANDゲー
ト５８により信号＝１が発生させられる。この信
号はフリツプフロツプ４９のＲ入力端子（リセツ
ト入力端子）に与えられる。これによりフリツプ
フロツプ４９はリセツトされる。これはＰが＝１
になり、Ｑが＝０になることを意味する。Ｑ＝０
のため、ANDゲート５０は信号Ｈをクロツク電
極IMに送らなくなる。今度はクロツク電極IMに
は一定電圧が与えられ、感光アコーデイオンを圧
縮する。IM、従つて、感光アコーデイオン全体
がセツトされる条件はフレームに依存する。この
目的で、外部から信号FIを供給する。この信号
FIは、フレームに依存して０又は１であるが、
ANDゲート５１及びORゲート５２を介してIM
に与えられる（第７図の流れ図のステツプ）。
FI＝０であると、ANDゲート５１の出力信号が
０になり、従つて、ANDゲート５０の出力信号
も０のため、ORゲート５２の出力信号も０にな
る。逆に、FI＝１であると、ORゲート５２の出
力信号も１に等しくなる。次に感光部のアコーデイオンも圧縮される。第
７図の回路図によれば、検出すべき次の条件は式
G_i＝I_iである（ステツプ）。これは感光アコーデ
イオンが完全に圧縮されたか否かを問うことを表
わす。解はフレームに依存する。即ち、G_i、及び
I_iが同時に０又は１になる。この目的でG_i及びI_i
の電位を排他的NORゲート５９により互に比較
する。この排他的NORゲート５９は、２個の入
力信号が互に等しい時出力信号１を生じ、等しく
ない時０を生ずる。排他的NORゲート５９の出
力端子は直接フリツプフロツプ５５のＲ入力端子
に接続することもできるが、本例では、フリツプ
フロツプはφ₁＝０の時だけ変わるようにしてあ
る。この目的で、クロツク信号φ₁をインバータ
回路６０に与え、インバータ回路６０の出力端子
をANDゲート６１の一つの入力端子に接続する。 I_i＝G_iで且つφ₁＝０であれば、ANDゲート６
１はフリツプフロツプ５５のＲ入力端子に出力信
号＝１を生ずる。この時Ｑ出力端子は再び０にな
る。信号STCも０になる（次のフレームに移つ
てアコーデイオンが完全に伸長され、H_i＝I_iとな
る時だけ１に戻る）。感光アコーデイオンは完全
に圧縮される。これはセンサの感光部が像情報の
新しいフレームを形成する用意ができていること
を意味する。その間、記憶部に蓄えられていた情
報がライン毎に読出せる。この目的で、ORゲート５６（入力端子STC及
びIMTは両方とも０である）に第３の入力端子
６２を設け、これを介して外部で発生させられた
信号STHをクロツク電極STに与える。こうすれ
ばクロツク電極STの下に蓄えられていた像ライ
ンを水平レジスタＣに転送できる。記憶アコーデ
イオンが圧縮される時だけ信号STHが転送され
るようにするために、信号STHをANDゲート６
３でフリツプフロツプ４９のＰ出力端子からの出
力信号INTと比較する。ANDゲート６３の出力
端子をORゲート５６の入力端子６２に接続す
る。INT＝１であれば、STは信号STHに従う。
電荷をレジスタＣに転送する時は、記憶部に蓄え
られているラインを下方に転送する。周波数が低
い時は、前述したように、記憶部の大きな部分が
４相転送に参加するが、この転送も同じ態様でで
きる。フレーム全体が読出され終わると、信号
VTEを再び与え得る。他方（信号STHが与えら
れる入力端子と同じ入力端子を介して）比較的高
い周波数のクロツク信号が与えられる。こうして
ここに述べたサイクルが再びスタートする。第８図に示した回路内のゲート及びフリツプフ
ロツプは全て周知の構成とすることができる。こ
の回路は第２図に示したCMOS技術で完全に作
ることができ且つ一つの共通半導体本体１０内に
センサ及びシフトサジスタ７，８と一緒に集積化
できる。明らかに、本発明はここに記載された実施例に
限定されるものではなく、当業者ならば、本発明
の範囲を逸脱することなく、多くの修正を加える
ことができる。本発明はまた、例えば、２相電荷
結合装置で使うこともできる。その場合アコーデ
イオンが伸長される電荷転送時では、電荷パケツ
トは各第２の電極の下に存在し、アコーデイオン
が圧縮される記憶時では、各電極の下に蓄えられ
る。このような動作モードの場合、各電極は記憶
部と転送部の形態とし、共通電圧を印加する時
は、電位井戸が記憶部の下に誘起され、電位障壁
が転送部の下の電荷転送チヤネル内に誘起される
ようにすることが知られている。本発明は、ここに述べたタイプのセンサ以外の
アコーデイオンモードで動作する他のタイプの電
荷結合装置で用いることもできる。本願人の名に
よるオランダ国特許願第8301977号（特願昭59−
114363）に記載されているように、シフトレジス
タ７及び８により直接バイアスする代わりに、ク
ロツク電極をスイツチに接続し、これらのスイツ
チがクロツク電極を一定電圧点に接続したり、可
変電圧点に接続したりするようにすることができ
る。本発明はまた、ここに述べたアコーデイオン
原理に従つて動作するインターラインタイプのセ
ンサ、即ち、ラインセンサで用いることもでき
る。

【図面の簡単な説明】

第１図は、アコーデイオンタイプのイメージセ
ンサの略式平面図、第２図は、第１図に示した装
置の断面図、第３図は、この装置で使用されるシ
フトレジスタの回路図、第４図は、このようなシ
フトレジスタの一段の回路図、第５ａ図及び第５
ｂ図は、転送時のアコーデイオンセンサ内の電位
分布の説明図、第６ａ図及び第６ｂ図は、記憶時
の電位分布の説明図、第７図は、本発明に係るア
コーデイオンセンサの動作モードの流れ図、第８
図は本発明に係る装置の回路図である。２……単位電荷結合装置（チヤネル）、３……
境界、４……電荷転送方向、５……検出器、６…
…クロツク電極、７，８……シフトレジスタ、１
０……ｎ形シリコン本体、１１……ｐ形表面領
域、１２……表面、１３……絶縁層、１５……ｎ
形ソース、１６……ｎ形ドレイン、１７……ｐウ
エル、１８……ソースコンタクト、１９……ゲー
ト電極、２０……ドレインコンタクト、２１……
ドレイン、２２……ソース、２３……ソースコン
タクト、２４……ゲート電極、２５……ドレイン
コンタクト、２６……インバータ回路、２７……
ｎチヤネルMOSトランジスタ、２８……ｐチヤ
ネルMOSトランジスタ、２９……接続点、３０
……出力端子、３１……スイツチ、３２，３３…
…導体、３５〜３８……電荷パケツト、４１……
ANDゲート、４２〜４４……インバータ回路、
４５……ANDゲート、４６……ORゲート、４７
……ANDゲート、４８……インバータ回路、４
９……RSフリツプフロツプ、５０，５１……
ANDゲート、５２……ORゲート、５３……
ANDゲート、５４……インバータ回路、５５…
…RSフリツプフロツプ、５６……ORゲート、５
７……NORゲート、５８……ANDゲート、５９
……排他的NORゲート、６０……インバータ回
路、６２……入力端子、６１，６３……ANDゲ
ート。

Claims

【特許請求の範囲】１ａ情報を離散的な電荷パケツトの形態で蓄
えたり、段階的に転送するための、表面に規定
された電荷転送チヤネルを有する半導体本体
と；ｂ電荷転送チヤネルの中に交互に電位井戸と電
位障壁が並ぶパターンを誘起するための、チヤ
ネルの上方にある一行のクロツク電極と；ｃこれらのクロツク電極に電圧を印加し、電荷
パケツトの蓄積時には電荷結合装置をｍ相装置
として動作させ、電荷パケツトの転送時にはｎ
相装置として動作させ、ここでｍとｎとを自然
数とし、かつｍを１以上とし、ｎをｍより大き
いとする第１の手段とを具える電荷結合装置に
おいて、電荷結合装置の状態を検出し、この状
態に依存して、調整信号を発生させ、この調整
信号を制御信号として用いて電荷結合装置を次
の状態にする第２の手段を設けたことを特徴と
する電荷結合装置。２複数個の隣接した平行な単位電荷結合装置を
具えるフレーム転送形のイメージセンサ装置を設
け、これらの単位電荷結合装置に共通のクロツク
電極系を設け、電荷結合装置の第１の部分を入射
放射線を集め、それを電荷パケツトのパターンに
変換する感光部として用いるのに適したものと
し、電荷結合装置の第２の部分を、水平読出しレ
ジスタを介してライン毎に読出すために第１の部
分内に形成されたこれらの電荷パケツトを一時的
に蓄える記憶部として用いるのに適したものと
し、水平読出しレジスタ内では記憶部に蓄えられ
ていた電荷パケツトをライン毎に転送できるよう
にし、一方、クロツク電極系を２個の群に分け、
第１の群は記憶部の一部を形成し、以后St，As，
Bs，…Gsという符号を付けた（Ｇ＋１）個のク
ロツク電極とし、ここでSTとGsとを、夫々、水
平読出しレジスタ及び感光部に最も近いものと
し、第２の群は、感光部の一部を形成し、かつ以
后IM，Ai，Bi…Iiという符号を付する（Ｉ＋１）
個のクロツク電極とし、ここでIMとIiとを、
夫々、記憶部に最も近いもの及び最も遠いものと
し、前記第１の手段を、放射線像を電荷パケツト
のパターンに変換する時、感光部がｍ相装置とし
て動作するようなものとし、電荷パケツトを記憶
部に転送する時、記憶部と、感光部の電荷パケツ
トの第１のラインを含む部分とだけがｎ相装置と
して動作し、電荷パケツトの第１のラインだけを
転送し、次に記憶部と、感光部の電荷パケツトの
第１及び第２のラインを含む部分がｎ相装置とし
て動作し、第１及び第２のラインがずらされ、そ
れ故感光部の次第に増大する部分がｎ相転送に参
加し、感光部の電荷パケツトの最后のラインが記
憶部に蓄えられる迄これを行い、この転送に際
し、電荷パケツトの一ラインを電極STの下に蓄
える時は、これらの電荷パケツトをそれ以上転送
せず、電極STの下にとどまるようにし、一方、
残りの電極パケツトが転送され、次に電荷パケツ
トの第２のラインを（１＋ｍ）番目の電極（１＋
ｍ）ｓの下に蓄え、このラインは電荷転送に参加
しないようにし、従つて、電荷を蓄えるために、
記憶部の次第に増大する部分がｍ相装置として動
作するようにし、これを電極結合装置の感光部全
体から電極パケツトが無くなり、そして場合によ
つては、放射線像を再び電荷パケツトのパターン
に変換できるようになる迄行うことを特徴とする
特許請求の範囲第１項記載の電荷結合装置。３クロツク電圧を電極に印加するための前記第
１の手段が第１及び第２のシフトレジスタを具
え、記憶部が第１のシフトレジスタと関連し、こ
れにより定電圧及び交番電圧が記憶部の可変部分
のクロツク電極に印加され、感光部が第２のシフ
トレジスタと関連し、これにより定電圧及び交番
電圧が感光部の可変部分のクロツク電極に印加さ
れることを特徴とする特許請求の範囲第２項記載
の電荷結合装置。４前記第２の手段が、それによれば、感光部か
ら記憶部への電荷パケツトの転送の開始時点で、
記憶部と第１のクロツク電極IMとがｎ相電荷転
送のために互いに調整されるかどうかを検出でき
る回路を具備し、この場合には、この回路が転送
信号と呼ばれる信号を発生し、その結果クロツク
電極IMの電圧がその値を変えることを特徴とす
る特許請求の範囲第２項又は第３項に記載の電荷
結合装置。５記憶部の最后のクロツク電極Gsが第１のシ
フトレジスタ以外の最后の段により駆動され、か
つスイツチング手段を設け、これにより感光部の
第１の電極IMが、前記転送信号が第２の手段に
より発生させられた時、一時的に前記シフトレジ
スタの最后の段の出力端子に結合されることを特
徴とする特許請求の範囲第３項及び第４項に記載
の電荷結合装置。６前記第２の手段が（検出）回路を具え、これ
により感光部の最后のクロツク電極Iiの電圧が感
光部から記憶部への電荷パケツトの転送時に変わ
つたか否かを検出し、もしそうならば、何等かの
手段により信号を発生させ、その結果定電圧が前
記の電荷転送の残りの期間に記憶部の第１のクロ
ツク電極STに加えられ、一方、このクロツク電
極の下に電荷が蓄えられ、残りの電荷は転送する
ことを特徴とする特許請求の範囲第２項ないし第
５項のいずれか一項に記載の電荷結合装置。７前記第２の手段が、また、前記定電圧が記憶
部の第１の電極STに与えられた後、記憶部の最
后の電極Gsを含む記憶部全体がｍ相電荷装置と
して動作し、電極の電圧がもはや変わらなくなる
か否かかつ何時そうなるかを検出する回路を具え
ることを特徴とする特許請求の範囲第２項ないし
第６項のいずれか一項に記載の電荷結合装置。８前記検出回路が、それによれば、全記憶部が
ｍ相装置として動作している時、信号を発生し、
その結果定電圧が感光部のクロツク電極IMにも
印加され、従つて、電極IMの感光部の次第に増
大する部分がｍ相装置として動作し、定電圧をこ
れらのクロツク電極に印加することを特徴とする
特許請求の範囲第７項記載の電荷結合装置。９前記回路が更に、IMに印加される定電圧を
比較的高いレベルと、比較的低いレベルとに調整
できる手段を具えることを特徴とする特許請求の
範囲第７項又は第８項に記載の電荷結合装置。１０前記第２の手段が、IMに定電圧が印加さ
れた後、感光部の最后の電極I_iの電位がそれ以上
変わらないか否かかつ何時そうなるかを検出する
検出回路を具えることを特徴とする特許請求の範
囲第７項ないし第９項のいずれか一項に記載の電
荷結合装置。１１前記検出回路が更に、感光部の最后の電極
I_iがそれ以上その電位を変えなくなる時に信号を
発生し、その結果、記憶部の電極STの下に蓄え
られている電荷パケツトが水平読出しレジスタに
転送される手段を具えることを特徴とする特許請
求の範囲第１０項記載の電荷結合装置。１２前記第２の手段と、電荷結合イメージセン
サ装置とを一つの共通な半導体本体内に設けるこ
とを特徴とする特許請求の範囲第２項ないし第１
１項のいずれか一項に記載の電荷結合装置。１３特許請求の範囲第２項ないし第１２項のい
ずれか一項に記載のイメージセンサ装置を具える
ことを特徴とするカメラ。