JPH0344068A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0344068A JPH0344068A JP1177942A JP17794289A JPH0344068A JP H0344068 A JPH0344068 A JP H0344068A JP 1177942 A JP1177942 A JP 1177942A JP 17794289 A JP17794289 A JP 17794289A JP H0344068 A JPH0344068 A JP H0344068A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、詳しくは、１
トランジスタ・１キャパシタ型半導体ダイナミックラン
ダムアクセスメモリ （ＤＲＡＭ）におけるスタック・
キャパシタの製造方法に関するものである。
トランジスタ・１キャパシタ型半導体ダイナミックラン
ダムアクセスメモリ （ＤＲＡＭ）におけるスタック・
キャパシタの製造方法に関するものである。
（従来の技術）
従来よりＤＲＡＭの高密度化を図る為に、単位セル面積
当りの情報蓄積用キャパシタ容量を増加させる試みが多
々行われてきている。例えばアイイーイーイー・トラン
スアクションズ・オン・エレクトロン・デバイシス（Ｉ
ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ０ＮＥＬＥＣＴＲ
ＯＮ ｎＥｖｒｃＥｓ） ＥＤ−２７（８） （１９８
０−８） Ｐ１５９６〜１６０１に開示されるように
、キャパシタをフィールド酸化膜などの上に積み上げ、
容量を増大させるスタック・キャパシタが提案され、現
在では１メガビット以上の高集積型ＤＲＡＭのキャパシ
タ構造における主流となりつつある。
当りの情報蓄積用キャパシタ容量を増加させる試みが多
々行われてきている。例えばアイイーイーイー・トラン
スアクションズ・オン・エレクトロン・デバイシス（Ｉ
ＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ０ＮＥＬＥＣＴＲ
ＯＮ ｎＥｖｒｃＥｓ） ＥＤ−２７（８） （１９８
０−８） Ｐ１５９６〜１６０１に開示されるように
、キャパシタをフィールド酸化膜などの上に積み上げ、
容量を増大させるスタック・キャパシタが提案され、現
在では１メガビット以上の高集積型ＤＲＡＭのキャパシ
タ構造における主流となりつつある。
第２図は、従来のスタック・キャパシタを用いた半導体
装置の製造方法の一例を示したものである。以下これを
第２図（Ａ）〜（Ｅ）を参照して説明する。
装置の製造方法の一例を示したものである。以下これを
第２図（Ａ）〜（Ｅ）を参照して説明する。
まず第２図（Ａ）は、Ｐ型シリコン基板２０１に不純物
イオン注入と選択酸化法によりチャネルストップ層２０
２、および膜厚６００ｎｍのフィールド酸化膜２０３を
形成したところである。
イオン注入と選択酸化法によりチャネルストップ層２０
２、および膜厚６００ｎｍのフィールド酸化膜２０３を
形成したところである。
続いて、熱酸化を行い、基板２０１の露出表面にゲート
酸化膜２０４を形成した後、その上を含む全面に減圧Ｃ
ＶＤ （化学的気相成長）法により、膜厚３００ｎｍの
第１層ポリシリコン２０５を堆積させ、この第１層ポリ
シリコン２０５に導電性を与える為、リンを５ ＸＩＯ
”ｃｍ−’程度の濃度でドープする。次いで、第１層ポ
リシリコン２０５上に図示しないがレジストをバターニ
ングし、そのレジストをマスクにして、ＣＦ４ガスを使
用したプラズマエラチャにより第１層ポリシリコン２０
５を第２図（Ｂ）に示すようにエツチングする。さらに
、図示しないレジストを除去後、第１層ポリシリコン２
０５をマスクにして、同第２図（Ｂ）に示すように、ゲ
ート酸化膜２０４の不要部分をフッ酸溶液で除去する。
酸化膜２０４を形成した後、その上を含む全面に減圧Ｃ
ＶＤ （化学的気相成長）法により、膜厚３００ｎｍの
第１層ポリシリコン２０５を堆積させ、この第１層ポリ
シリコン２０５に導電性を与える為、リンを５ ＸＩＯ
”ｃｍ−’程度の濃度でドープする。次いで、第１層ポ
リシリコン２０５上に図示しないがレジストをバターニ
ングし、そのレジストをマスクにして、ＣＦ４ガスを使
用したプラズマエラチャにより第１層ポリシリコン２０
５を第２図（Ｂ）に示すようにエツチングする。さらに
、図示しないレジストを除去後、第１層ポリシリコン２
０５をマスクにして、同第２図（Ｂ）に示すように、ゲ
ート酸化膜２０４の不要部分をフッ酸溶液で除去する。
これにより、トランスファゲートトランジスタのゲート
電極部が形成される。
電極部が形成される。
次いで、第１層ポリシリコン２０５およびフィールド酸
化膜２０３をマスクにしてヒ素を６×ＩＱＩｓＣＴ１１
−２程度のドーズ量で基板２０１にイオン注入すること
により、第２図（ｃ）に示すように、自己整合的に、ト
ランスファゲートトランジスタのソース・ドレインとし
ての一対のＮ゛拡散層２０６を基板２０１内に形成する
。次いで乾燥酸素雰囲気中においてドライブインを行い
、Ｎ＋拡散層２０６の接合深さを０．２＋ｙｍとする。
化膜２０３をマスクにしてヒ素を６×ＩＱＩｓＣＴ１１
−２程度のドーズ量で基板２０１にイオン注入すること
により、第２図（ｃ）に示すように、自己整合的に、ト
ランスファゲートトランジスタのソース・ドレインとし
ての一対のＮ゛拡散層２０６を基板２０１内に形成する
。次いで乾燥酸素雰囲気中においてドライブインを行い
、Ｎ＋拡散層２０６の接合深さを０．２＋ｙｍとする。
この際、露出していたＰ型シリコン基板２０１および第
１層ポリシリコン２０５上に同第２図（ｃ）に示すよう
に、膜厚１５０ｎｍ程度の熱酸化膜２０７が形成される
。次に、熱酸化膜２０７とフィールド酸化膜２０３上に
図示しないレジストをバターニングし、そのレジストを
マスクにしてフッ酸溶液あるいはプラズマエラチャによ
り熱酸化膜２０７の一部をエツチングすることにより、
一方のＮ゛拡散層２０６と後述する第２層ポリシリコン
との接続をとるためのコンタクト孔２０８を同第２図（
ｃ）に示すように熱酸化膜２０７に開孔する。
１層ポリシリコン２０５上に同第２図（ｃ）に示すよう
に、膜厚１５０ｎｍ程度の熱酸化膜２０７が形成される
。次に、熱酸化膜２０７とフィールド酸化膜２０３上に
図示しないレジストをバターニングし、そのレジストを
マスクにしてフッ酸溶液あるいはプラズマエラチャによ
り熱酸化膜２０７の一部をエツチングすることにより、
一方のＮ゛拡散層２０６と後述する第２層ポリシリコン
との接続をとるためのコンタクト孔２０８を同第２図（
ｃ）に示すように熱酸化膜２０７に開孔する。
続いて図示しないレジストを除去後、減圧ＣＶＤ法によ
り全面に第２層ポリシリコン２０９を１０゜ｎｌ１１堆
積させる。その後、この第２層ポリシリコン２０９に導
電性をもたせるためにリンを５Ｘ１０１９〜Ｉ ＸＩＯ
２０ｃｍ−”程度の濃度でドープした後、この第２層ポ
リシリコン２０９を、第１層ポリシリコン２０５と同様
な方法でバターニングして、第２図（Ｄ）に示すように
基板２０１上の所定部分にのみスタック・キャパシタの
下部電極として残す。
り全面に第２層ポリシリコン２０９を１０゜ｎｌ１１堆
積させる。その後、この第２層ポリシリコン２０９に導
電性をもたせるためにリンを５Ｘ１０１９〜Ｉ ＸＩＯ
２０ｃｍ−”程度の濃度でドープした後、この第２層ポ
リシリコン２０９を、第１層ポリシリコン２０５と同様
な方法でバターニングして、第２図（Ｄ）に示すように
基板２０１上の所定部分にのみスタック・キャパシタの
下部電極として残す。
その後、この下部電極上を含む全面に、まずキャパシタ
の誘電体としての窒化シリコン膜２１Ｃｊを２０ｎｍ、
次に同キャパシタの上部電極としての第３層ポリシリコ
ン２１１を１１００ｎ、各々減圧ＣＶＤ法により堆積さ
せる。その後、第３層ポリシリコン２１１にリンを５Ｘ
１０”ｃｍ−’程度の濃度でドープした後、再び第１層
ポリシリコン２０５と同様な方法で第３層ポリシリコン
２１１と窒化シリコン膜２１０をバターニングし、第２
図（Ｅ）に示すように残存第２層ポリシリコン２０９上
にのみ残し、スタック・キャパシタを完成させる。
の誘電体としての窒化シリコン膜２１Ｃｊを２０ｎｍ、
次に同キャパシタの上部電極としての第３層ポリシリコ
ン２１１を１１００ｎ、各々減圧ＣＶＤ法により堆積さ
せる。その後、第３層ポリシリコン２１１にリンを５Ｘ
１０”ｃｍ−’程度の濃度でドープした後、再び第１層
ポリシリコン２０５と同様な方法で第３層ポリシリコン
２１１と窒化シリコン膜２１０をバターニングし、第２
図（Ｅ）に示すように残存第２層ポリシリコン２０９上
にのみ残し、スタック・キャパシタを完成させる。
（発明が解決しようとする課題）
しかしながら、上記のような従来の方法では、素子の集
積度が上がると、キャパシタ面積すなわち第２層ポリシ
リコン２０９（下部電極）の表面積が小さくなり、充分
なキャパシタ容量が得られないという問題点があった。
積度が上がると、キャパシタ面積すなわち第２層ポリシ
リコン２０９（下部電極）の表面積が小さくなり、充分
なキャパシタ容量が得られないという問題点があった。
そこで、ザ・２０ス・１９８８・ソリッド・ステイト・
デバイシス・アンド・マテリアルズ（ＴＨＥ ２０ＴＨ
１９８８５ＯＬＩＤ ５ＴＡＴＥ ＤＥＶＩＣＥＳ Ａ
ＮＤ ＭＡＴＥＲＩＡＬＳ（ＳＳＤＭ））Ｐ５８１〜５
８４に開示されるように、従来、層のポリシリコンで形
成していた蓄積ノード（下部電極）を、ポリシリコンを
２層積み重ねて形成することにより、その表面積を増大
させ、容量を大きく取れるようにした改良事例もあるが
、工程が複雑化する上、蓄積ノード側面に横方向に空隙
を形成しているので、後工程においてキャパシタ用絶縁
膜やプレート電極（上部電極）を形成する場合に、ボイ
ド等の欠陥がなく、かつ均一にこの空隙の奥の部分まで
、これらの膜を形成することが困難であり、技術的に満
足できるものは得られなかった。
デバイシス・アンド・マテリアルズ（ＴＨＥ ２０ＴＨ
１９８８５ＯＬＩＤ ５ＴＡＴＥ ＤＥＶＩＣＥＳ Ａ
ＮＤ ＭＡＴＥＲＩＡＬＳ（ＳＳＤＭ））Ｐ５８１〜５
８４に開示されるように、従来、層のポリシリコンで形
成していた蓄積ノード（下部電極）を、ポリシリコンを
２層積み重ねて形成することにより、その表面積を増大
させ、容量を大きく取れるようにした改良事例もあるが
、工程が複雑化する上、蓄積ノード側面に横方向に空隙
を形成しているので、後工程においてキャパシタ用絶縁
膜やプレート電極（上部電極）を形成する場合に、ボイ
ド等の欠陥がなく、かつ均一にこの空隙の奥の部分まで
、これらの膜を形成することが困難であり、技術的に満
足できるものは得られなかった。
この発明は、前記従来技術がもっている、集積度が上が
り、キャパシタ面積の減少により、充分なキャパシタ容
量が得られないという問題点について、工程を複雑化す
ることな（、解決した半導体装置の製造方法を提供する
ものである。
り、キャパシタ面積の減少により、充分なキャパシタ容
量が得られないという問題点について、工程を複雑化す
ることな（、解決した半導体装置の製造方法を提供する
ものである。
（課題を解決するための手段）
この発明では、半導体基板上に不純物を高濃度に含有す
る酸化膜を形成し、その酸化膜を熱処理して、析出型粒
子を膜表面に発生させることにより、酸化膜表面に微細
な凹凸を形成し、その酸化膜上にポリシリコンを堆積さ
せ、不純物をドープし、バターニングすることにより、
前記酸化膜と同様に表面に凹凸を有するキャパシタの下
部電極を形成する。
る酸化膜を形成し、その酸化膜を熱処理して、析出型粒
子を膜表面に発生させることにより、酸化膜表面に微細
な凹凸を形成し、その酸化膜上にポリシリコンを堆積さ
せ、不純物をドープし、バターニングすることにより、
前記酸化膜と同様に表面に凹凸を有するキャパシタの下
部電極を形成する。
（作 用）
例えばポロンやリンなどのような不純物を高濃度に含有
する酸化膜を例えば乾燥酸素雰囲気中で熱処理すると、
膜表面に析出型粒子が発生し、酸化膜表面は微細な凹凸
面となる。そして、この酸化膜上にポリシリコンを堆積
させてキャパシタの下部電極を形成すれば、前記酸化膜
表面の影響を受けて下部電極（ポリシリコン）の表面も
凹凸となり、下部電極の表面積を大きくとれる。したが
って、この下部電極上に誘電体膜さらには上部電極を形
成してスタソク・キャパシタを完成させれば、単位面積
当りのキャパシタ容量を大きくとることができる。
する酸化膜を例えば乾燥酸素雰囲気中で熱処理すると、
膜表面に析出型粒子が発生し、酸化膜表面は微細な凹凸
面となる。そして、この酸化膜上にポリシリコンを堆積
させてキャパシタの下部電極を形成すれば、前記酸化膜
表面の影響を受けて下部電極（ポリシリコン）の表面も
凹凸となり、下部電極の表面積を大きくとれる。したが
って、この下部電極上に誘電体膜さらには上部電極を形
成してスタソク・キャパシタを完成させれば、単位面積
当りのキャパシタ容量を大きくとることができる。
なお、析出型粒子による凹凸は鋭角的なものとならず、
したがって、下部電極上の凹凸も鋭角的なものとならず
、電界集中によるキャパシタ誘電体膜の寿命低下の心配
はない。
したがって、下部電極上の凹凸も鋭角的なものとならず
、電界集中によるキャパシタ誘電体膜の寿命低下の心配
はない。
また、下部電極ポリシリコンは、導電性をもたせるため
不純物をドープするが、下地に高濃度に不純物を含む前
記酸化膜があれば、この酸化膜からの不純物導入が可能
となる。つまり、他の不純物拡散源膜を必要としない。
不純物をドープするが、下地に高濃度に不純物を含む前
記酸化膜があれば、この酸化膜からの不純物導入が可能
となる。つまり、他の不純物拡散源膜を必要としない。
なお、ＢＰＳＧ膜の熱処理による析出型粒子の発生につ
いては、「昭和６２年秋季第４８回応用物理学会関係連
合講演会予稿集 Ｐ５４５ １８ａ−Ｑ１０ ｒ Ｂ
Ｐ Ｓ Ｇ膜表面への析出型粒子の発生に対する熱処理
の影響」」に開示される通りである。
いては、「昭和６２年秋季第４８回応用物理学会関係連
合講演会予稿集 Ｐ５４５ １８ａ−Ｑ１０ ｒ Ｂ
Ｐ Ｓ Ｇ膜表面への析出型粒子の発生に対する熱処理
の影響」」に開示される通りである。
（実施例）
以下、この発明の一実施例を第１図（２）〜（濁の工程
断面図を参照して詳細に説明する。
断面図を参照して詳細に説明する。
まず第１図（２）に示すように、Ｐ型シリコン基板１０
１に、イオン注入法と選択酸化法によりチャネルストッ
プ層１０２、および膜厚６００ｎｍのフィールド酸化膜
１０３を形成する。
１に、イオン注入法と選択酸化法によりチャネルストッ
プ層１０２、および膜厚６００ｎｍのフィールド酸化膜
１０３を形成する。
続いて、９５０°Ｃ乾燥酸素雰囲気中で熱酸化を行うこ
とにより、基板１０１の露出表面に、膜厚２５ｎｍのゲ
ート酸化膜１０４を形成する。さらにその上を含む全面
に、減圧ＣＶＤ （化学的気相成長）法により膜厚３０
０ｎｍの第１層ポリシリコン１０５を堆積させ、この第
１層ポリシリコン１０５に導電性を与える為、リンを５
ＸＩＯ”ｃｍ−３程度の濃度でドープする。次いで、
第１層ポリシリコン１０５上に図示しないレジスＩ〜を
パターニングし、そのレジストをマスクにしてＣＦ、ガ
スを使用したプラズマエツヂャにより第１層ポリシリコ
ン１０５を第１図（２）に示すようにエツチングする。
とにより、基板１０１の露出表面に、膜厚２５ｎｍのゲ
ート酸化膜１０４を形成する。さらにその上を含む全面
に、減圧ＣＶＤ （化学的気相成長）法により膜厚３０
０ｎｍの第１層ポリシリコン１０５を堆積させ、この第
１層ポリシリコン１０５に導電性を与える為、リンを５
ＸＩＯ”ｃｍ−３程度の濃度でドープする。次いで、
第１層ポリシリコン１０５上に図示しないレジスＩ〜を
パターニングし、そのレジストをマスクにしてＣＦ、ガ
スを使用したプラズマエツヂャにより第１層ポリシリコ
ン１０５を第１図（２）に示すようにエツチングする。
さらに、レジスト除去後、残存第１層ポリシリコン１０
５をマスクにして、同第１図（２）に示すようにゲート
酸化膜１０４の不要部分をフッ酸溶液で除去する。
５をマスクにして、同第１図（２）に示すようにゲート
酸化膜１０４の不要部分をフッ酸溶液で除去する。
これにより、トランスファゲートトランジスタのデー１
〜電極部が形成される。
〜電極部が形成される。
次いで、残存第１層ポリシリコン１０５およびフィール
ド酸化膜１０３をマスクにしてヒ素を６×ｌ ＯＩ ５
ｃｍ −２のドーズ量で基板１０１内にイオン注入す
ることにより、第１図（ｃ）に示すように、自己整合的
に、トランスファゲートトランジスタのソース・ドレイ
ンとしての一対のＮ′″拡散層１０６を基板１０１内に
形成する。次いで９００°Ｃ乾燥酸素雰囲気中において
ドライブインを行い、Ｎ゛拡散層１０６の接合深さを０
．２ｐｍとする。この際、露出していたＰ型シリコン基
板１０１および第１層ポリシリコン１０５上に膜厚１５
０ｎｍ程度の熱酸化膜１０７が形成される。
ド酸化膜１０３をマスクにしてヒ素を６×ｌ ＯＩ ５
ｃｍ −２のドーズ量で基板１０１内にイオン注入す
ることにより、第１図（ｃ）に示すように、自己整合的
に、トランスファゲートトランジスタのソース・ドレイ
ンとしての一対のＮ′″拡散層１０６を基板１０１内に
形成する。次いで９００°Ｃ乾燥酸素雰囲気中において
ドライブインを行い、Ｎ゛拡散層１０６の接合深さを０
．２ｐｍとする。この際、露出していたＰ型シリコン基
板１０１および第１層ポリシリコン１０５上に膜厚１５
０ｎｍ程度の熱酸化膜１０７が形成される。
次いで、不純物ボロンをｌＱｗｔ％以上と、比較的高濃
度に含むＢＰＳＧ膜１０８を第１図（ｄ）に示すように
基板１０１上の全面に２００ｎｍ堆積させる。
度に含むＢＰＳＧ膜１０８を第１図（ｄ）に示すように
基板１０１上の全面に２００ｎｍ堆積させる。
次いで、９００°Ｃ〜９５０°Ｃの乾燥酸素雰囲気中で
熱処理を行う。この熱処理によりＢＰＳＧ膜１０８の表
面には微細な析出型粒子が発生し、ＢＰＳＧ膜１０Ｂの
表面は第１図（ｅ）に示すように微細な凹凸面となる。
熱処理を行う。この熱処理によりＢＰＳＧ膜１０８の表
面には微細な析出型粒子が発生し、ＢＰＳＧ膜１０Ｂの
表面は第１図（ｅ）に示すように微細な凹凸面となる。
ここで、個々の析出型粒子の直径、高さは０ 、５ ｔ
ｔｍ以下程度である。
ｔｍ以下程度である。
次いで、このＢＰＳＧ膜１０膜上０８上しないレジスト
をパターニングし、このレジストをマスクとしてＢＰＳ
Ｇ膜１０Ｂと酸化膜１０７の一部をフッ酸溶液あるいは
プラズマエラチャによりエツチングすることにより、こ
れらに、一方のＮ＋拡散層１０６と後述する第２層ポリ
シリコンとの接続をとるためのコンタクト孔１０９を第
１図（ｆ）に示すように開孔する。
をパターニングし、このレジストをマスクとしてＢＰＳ
Ｇ膜１０Ｂと酸化膜１０７の一部をフッ酸溶液あるいは
プラズマエラチャによりエツチングすることにより、こ
れらに、一方のＮ＋拡散層１０６と後述する第２層ポリ
シリコンとの接続をとるためのコンタクト孔１０９を第
１図（ｆ）に示すように開孔する。
その後、レジストを除去した上で、前記コンタクト孔１
０９を含むＢＰＳＧ膜１０膜上０Ｂ上に減圧（、／Ｄ法
により第２層ポリシリコン１１０を１１００ｎ堆積させ
る。すると、この第２層ポリシ１ リコン１１０は、下地ＢＰＳＣ膜１０８の凹凸表面の影
響を受けて、第１図（ｆ）に示すように表面は同じく微
細な凹凸面となる。
０９を含むＢＰＳＧ膜１０膜上０Ｂ上に減圧（、／Ｄ法
により第２層ポリシリコン１１０を１１００ｎ堆積させ
る。すると、この第２層ポリシ１ リコン１１０は、下地ＢＰＳＣ膜１０８の凹凸表面の影
響を受けて、第１図（ｆ）に示すように表面は同じく微
細な凹凸面となる。
その後、この第２層ポリシリコン１１０に導電性をもた
せる為、リンを５ ＸＩＯ”ないし１×１０２０ｃｍ
−３の濃度でドープする。このリンドープ工程は、一般
にはポリシリコン上にリンガラス膜を形威してその膜か
らのリン拡散により行うが、この実施例では第２層ポリ
シリコン１１０下にＢＰＳＧ膜１０８が存在するため、
このＢＰＳＧ膜１０８の不純物リンの濃度を２’Ｏｗｔ
％以上の高濃度に設定し、８００°Ｃ〜９００°Ｃ程度
の熱処理を行うことに、より、このＢＰＳＣ；膜１０８
からのリンの導入で低抵抗な第２層ポリシリコン１１０
を形成することも可能である。その場合は、リンガラス
膜の堆積、使用後の除去等の工程が不必要となり、工程
が簡略化される。
せる為、リンを５ ＸＩＯ”ないし１×１０２０ｃｍ
−３の濃度でドープする。このリンドープ工程は、一般
にはポリシリコン上にリンガラス膜を形威してその膜か
らのリン拡散により行うが、この実施例では第２層ポリ
シリコン１１０下にＢＰＳＧ膜１０８が存在するため、
このＢＰＳＧ膜１０８の不純物リンの濃度を２’Ｏｗｔ
％以上の高濃度に設定し、８００°Ｃ〜９００°Ｃ程度
の熱処理を行うことに、より、このＢＰＳＣ；膜１０８
からのリンの導入で低抵抗な第２層ポリシリコン１１０
を形成することも可能である。その場合は、リンガラス
膜の堆積、使用後の除去等の工程が不必要となり、工程
が簡略化される。
その後、この第２層ポリシリコン１１０を、第１層ポリ
シリコン１０５と同様な方法でパターニングして、第１
図（ｆ）に示すように基板１０１上の２ 所定部分にのみスタック・キャパシタの下部電極として
残す。
シリコン１０５と同様な方法でパターニングして、第１
図（ｆ）に示すように基板１０１上の２ 所定部分にのみスタック・キャパシタの下部電極として
残す。
その後、この下部電極上を含む全面に、まずキャパシタ
の誘電体膜として窒化シリコン膜１１１を減圧ＣＶＤ法
により２Ｑｎｍ厚に堆積させる。続いて、９５０°ウエ
ツト酸素雰囲気において熱酸化を行い、前記窒化シリコ
ン膜１１１上に２〜４ｎｍ厚の図示しない酸化膜を形成
する。これにより窒化シリコン膜１１１のリーク電流が
大幅に低減される。その後、前記酸化膜が加わったキャ
パシタの誘電体膜上に、同キャパシタの上部電極として
の第３層ポリシリコン１１２を減圧ＣＶＤ法で１１００
ｎ厚に堆積させる。その後、この第３層ポリシリコン１
１２にリンを５Ｘ１０２°ｃｍ −３程度の濃度でドー
プした後、再び第１層ポリシリコン１０５と同様な方法
で第３層ポリシリコン１１２と誘電体膜（酸化膜と窒化
シリコン膜１１１）をパターニングし、第１図（２）に
示すように残存第２層ポリシリコン１１０上にのみ残す
ことにより、スタック・キャパシタを完成させる。
の誘電体膜として窒化シリコン膜１１１を減圧ＣＶＤ法
により２Ｑｎｍ厚に堆積させる。続いて、９５０°ウエ
ツト酸素雰囲気において熱酸化を行い、前記窒化シリコ
ン膜１１１上に２〜４ｎｍ厚の図示しない酸化膜を形成
する。これにより窒化シリコン膜１１１のリーク電流が
大幅に低減される。その後、前記酸化膜が加わったキャ
パシタの誘電体膜上に、同キャパシタの上部電極として
の第３層ポリシリコン１１２を減圧ＣＶＤ法で１１００
ｎ厚に堆積させる。その後、この第３層ポリシリコン１
１２にリンを５Ｘ１０２°ｃｍ −３程度の濃度でドー
プした後、再び第１層ポリシリコン１０５と同様な方法
で第３層ポリシリコン１１２と誘電体膜（酸化膜と窒化
シリコン膜１１１）をパターニングし、第１図（２）に
示すように残存第２層ポリシリコン１１０上にのみ残す
ことにより、スタック・キャパシタを完成させる。
以後は図示しないが、通常のプロセス技術により中間絶
縁膜、配線用金属パターン及び保護用絶縁膜を形威し、
スタック・キャパシタ構造の半導体装置を完成させる。
縁膜、配線用金属パターン及び保護用絶縁膜を形威し、
スタック・キャパシタ構造の半導体装置を完成させる。
（発明の効果）
以上のようにこの発明の製造方法によれば、下地酸化膜
の表面凹凸面を反映させて、キャパシタのポリシリコン
下部電極の表面を同様の微細な凹凸面としたので、該下
部電極の表面積を増大させることができ、延いては単位
面積当りのキャパシタ容量を増大させることができる。
の表面凹凸面を反映させて、キャパシタのポリシリコン
下部電極の表面を同様の微細な凹凸面としたので、該下
部電極の表面積を増大させることができ、延いては単位
面積当りのキャパシタ容量を増大させることができる。
しかも、下地酸化膜は、不純物を高濃度に含む酸化膜を
熱処理した時に生じる析出型粒子により表面が凹凸面と
なっているのであり、その場合は該酸化膜の表面の凹凸
、延いてはポリシリコン下部電極の表面の凹凸が鋭角的
なものとはならないので、電界集中によるキャパシタ誘
電体膜の寿命低下を防止できる。また、下地酸化膜が高
濃度に不純物を含めば該下地酸化■桑からの不純物拡散
によりポリシリコン下部電極に導電性を与えられるので
、不純物拡敗源としてのリンガラスなどの他の膜の形成
および使用後のその膜の除去工程などが不要となり、作
業性に有利となる。さらに、この発明の製造方法は、他
の改良例のように工程の増加、複雑化がなく、生産性の
向上が期待できる。
熱処理した時に生じる析出型粒子により表面が凹凸面と
なっているのであり、その場合は該酸化膜の表面の凹凸
、延いてはポリシリコン下部電極の表面の凹凸が鋭角的
なものとはならないので、電界集中によるキャパシタ誘
電体膜の寿命低下を防止できる。また、下地酸化膜が高
濃度に不純物を含めば該下地酸化■桑からの不純物拡散
によりポリシリコン下部電極に導電性を与えられるので
、不純物拡敗源としてのリンガラスなどの他の膜の形成
および使用後のその膜の除去工程などが不要となり、作
業性に有利となる。さらに、この発明の製造方法は、他
の改良例のように工程の増加、複雑化がなく、生産性の
向上が期待できる。
第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は従来の方法を示す工程断面図
である。 １０１・・・Ｐ型シリコン基板、１０８・・・ＢＰＳＧ
膜、１１０・・・第２層ポリシリコン、１１１・・・窒
化シリコン膜、１１２・・・第３層ポリシリコン。 ４匂Ｙ扛耳の一寅」ヨ列Ｏ工才り前洋負図第１国
示す工程断面図、第２図は従来の方法を示す工程断面図
である。 １０１・・・Ｐ型シリコン基板、１０８・・・ＢＰＳＧ
膜、１１０・・・第２層ポリシリコン、１１１・・・窒
化シリコン膜、１１２・・・第３層ポリシリコン。 ４匂Ｙ扛耳の一寅」ヨ列Ｏ工才り前洋負図第１国
Claims (1)
- 【特許請求の範囲】 （２）半導体基板上に不純物を高濃度に含有する酸化膜
を形成する工程と、 （２）その酸化膜を熱処理し、析出型粒子を膜表面に発
生させることにより、酸化膜表面に微細な凹凸を形成す
る工程と、 （ｃ）その酸化膜上にポリシリコンを堆積させ、不純物
をドープし、パターニングすることにより、前記酸化膜
と同様に表面に凹凸を有するキャパシタの下部電極を形
成する工程と、 （ｄ）その下部電極上にキャパシタの誘電体膜を形成し
、さらにその上にキャパシタの上部電極をポリシリコン
で形成する工程とを具備してなる半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177942A JP2750159B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1177942A JP2750159B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344068A true JPH0344068A (ja) | 1991-02-25 |
| JP2750159B2 JP2750159B2 (ja) | 1998-05-13 |
Family
ID=16039768
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1177942A Expired - Fee Related JP2750159B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2750159B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343062A (en) * | 1992-05-29 | 1994-08-30 | Nippon Steel Corporation | Semiconductor memory having a memory cell including a capacitor with a two-layer lower electrode |
| KR100379528B1 (ko) * | 2000-12-21 | 2003-04-10 | 주식회사 하이닉스반도체 | 커패시터 및 그의 제조방법 |
| JP2004253784A (ja) * | 2003-02-17 | 2004-09-09 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| JP2013168492A (ja) * | 2012-02-15 | 2013-08-29 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-07-12 JP JP1177942A patent/JP2750159B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5343062A (en) * | 1992-05-29 | 1994-08-30 | Nippon Steel Corporation | Semiconductor memory having a memory cell including a capacitor with a two-layer lower electrode |
| KR100379528B1 (ko) * | 2000-12-21 | 2003-04-10 | 주식회사 하이닉스반도체 | 커패시터 및 그의 제조방법 |
| JP2004253784A (ja) * | 2003-02-17 | 2004-09-09 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| JP2013168492A (ja) * | 2012-02-15 | 2013-08-29 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2750159B2 (ja) | 1998-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |