JPS6156444A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6156444A JPS6156444A JP59178641A JP17864184A JPS6156444A JP S6156444 A JPS6156444 A JP S6156444A JP 59178641 A JP59178641 A JP 59178641A JP 17864184 A JP17864184 A JP 17864184A JP S6156444 A JPS6156444 A JP S6156444A
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- JP
- Japan
- Prior art keywords
- substrate
- type
- capacitors
- capacitor
- semiconductor device
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特にダイナミックメモリの
メモリセルキャパシタに使用されるものである。
メモリセルキャパシタに使用されるものである。
最近の超ＬＳＩ全般にわたる微細化の要請から大容量ダ
イナミックメモリでは、メモリセルの容量低下を避ける
ために、第２図に示すようにシリコン基板に溝を形成し
てキャパシタとして用いることにより容量増加を図って
いる。なお、第２図には２ビット分のメモリセルを示す
。
イナミックメモリでは、メモリセルの容量低下を避ける
ために、第２図に示すようにシリコン基板に溝を形成し
てキャパシタとして用いることにより容量増加を図って
いる。なお、第２図には２ビット分のメモリセルを示す
。
すなわち第２図にお（、＞て、Ｐ型シリコン基板１の表
面にはフィールド酸化膜２及びフィールド反転防止層３
が形成されている。フィールド酸化膜２によって囲まれ
た素子領域には溝が設けられており、この溝の内部には
キャパシタ酸化膜４を介して多結晶シリコンからなるキ
ャパシタ電極５が埋設され、溝の基板１側にはＮ＋型型
数散層６形成されている。これらによりセルキャパシタ
が構成されている。また、基板１上にはゲート酸化膜７
を介してトランスファゲート電極８が形成されている。
面にはフィールド酸化膜２及びフィールド反転防止層３
が形成されている。フィールド酸化膜２によって囲まれ
た素子領域には溝が設けられており、この溝の内部には
キャパシタ酸化膜４を介して多結晶シリコンからなるキ
ャパシタ電極５が埋設され、溝の基板１側にはＮ＋型型
数散層６形成されている。これらによりセルキャパシタ
が構成されている。また、基板１上にはゲート酸化膜７
を介してトランスファゲート電極８が形成されている。
更に、このトランスファゲート電極８の両側方の基板１
表面にはＮ＋＋ソース、ドレイン領域９．１０が形成さ
れている。これらによりトランスファトランジスタが構
成されている。
表面にはＮ＋＋ソース、ドレイン領域９．１０が形成さ
れている。これらによりトランスファトランジスタが構
成されている。
第２図図示のダイナミックメモリではキャパシタを構成
している溝の深さに応じて８旦が増加するため、信号母
も増加する。しかし、更に高集積化が進むと、隣接する
キャパシタ同士の間隔が狭くなる。このため、溝の側面
及び底部近傍に接して形成されているＮ＋型広拡散層６
ら蓄積されてい・る電子が隣接するメモリセルのＮ＋型
広拡散層６漏れ（例えば第Ｗ図中矢印で表示）、蓄積電
荷団の低下により電気信号としての１′°、○′。
している溝の深さに応じて８旦が増加するため、信号母
も増加する。しかし、更に高集積化が進むと、隣接する
キャパシタ同士の間隔が狭くなる。このため、溝の側面
及び底部近傍に接して形成されているＮ＋型広拡散層６
ら蓄積されてい・る電子が隣接するメモリセルのＮ＋型
広拡散層６漏れ（例えば第Ｗ図中矢印で表示）、蓄積電
荷団の低下により電気信号としての１′°、○′。
の誤判断となる。このような電荷の漏れは、溝が深いた
めフィールド酸化膜２下に形成されたＰ−型反転防止層
３だけでは対応しきれない。この問題は将来の微細化さ
れたダイナミックメモリはど深刻になる。逆に上述した
電荷の漏れを防止するには溝と溝との間に一定以上の距
離を保たなければならないため、高集積化に限界を与え
る要素となる。
めフィールド酸化膜２下に形成されたＰ−型反転防止層
３だけでは対応しきれない。この問題は将来の微細化さ
れたダイナミックメモリはど深刻になる。逆に上述した
電荷の漏れを防止するには溝と溝との間に一定以上の距
離を保たなければならないため、高集積化に限界を与え
る要素となる。
■ 〔発明の目的〕
本発明は上記事情に鑑みてなされたものであり、蓄積電
荷の漏れを起すことなく８旦を増加することができ、大
幅な高集積化を達成し得るダイナミックメモリ等の半導
体装置を提供しようとするものである。
荷の漏れを起すことなく８旦を増加することができ、大
幅な高集積化を達成し得るダイナミックメモリ等の半導
体装置を提供しようとするものである。
本発明の半導体装置は、半導体基板の主面に形成された
キャパシタとなる溝に面する基板内に基板と逆導電型の
拡散層を形成し、更に該拡散層の周囲の基板内に基板と
同導電型の拡散層を形成したことを特徴とするものであ
る。
キャパシタとなる溝に面する基板内に基板と逆導電型の
拡散層を形成し、更に該拡散層の周囲の基板内に基板と
同導電型の拡散層を形成したことを特徴とするものであ
る。
このような半導体装置によれば、キャパシタを構成する
基板と逆導電型の拡散層の周囲に基板と同導電型の拡散
層を設けたことにより、キャパシタ間の間隔が従来より
狭くても蓄積電荷のリークを防止することができるので
、高集積化を達成することかできる。
基板と逆導電型の拡散層の周囲に基板と同導電型の拡散
層を設けたことにより、キャパシタ間の間隔が従来より
狭くても蓄積電荷のリークを防止することができるので
、高集積化を達成することかできる。
（発明の実施例〕
以下、本発明をダイナミックメモリに適用した桑
実施例を第１図（ａ）〜（ｅ）に示す製造方法を
′ｊ併記して説明する。なお、第１図（ａ）〜（ｅ）
には２ビット分のメモリセル領域を示す。
′ｊ併記して説明する。なお、第１図（ａ）〜（ｅ）
には２ビット分のメモリセル領域を示す。
まず、不純物濃度１Ｘ１０”Ｃｍ”のＰ型シリコン基板
１１表面に周知の技術によりフィールド酸化１１１１２
及びＰ−型フィールド反転防止層１３を形成する。次に
、全面に膜厚３０ｏＯ人のＣＶＤ酸化膜を堆積した後、
その一部を選択的にエツチングしてＣＶＤ酸化膜パター
ン１４を形成する。
１１表面に周知の技術によりフィールド酸化１１１１２
及びＰ−型フィールド反転防止層１３を形成する。次に
、全面に膜厚３０ｏＯ人のＣＶＤ酸化膜を堆積した後、
その一部を選択的にエツチングしてＣＶＤ酸化膜パター
ン１４を形成する。
つづいて、ｃｖｏｌＩ！化膜パターン１４をマスクとし
て反応性イオンエツチングにより基板１１をエツチング
し、深さ４譚の溝１５を形成する（第１図（ａ＞図示）
。つづいて、全面に膜厚２０００人のＢＳＧ膜１６を堆
積した後、１０００℃の窒素ガス中で１０分間熱処理す
ることにより溝１５に面する基板１１内に不純物濃度１
Ｘ１０１”〜１０１７ｃｍ”のＰ−型拡散層１７を形成
する（同図＜ ｂ、 ＞図示）。つづいて、前記ＢＳＧ
膜１６をフッ化アンモニウム液でエツチング除去する。
て反応性イオンエツチングにより基板１１をエツチング
し、深さ４譚の溝１５を形成する（第１図（ａ＞図示）
。つづいて、全面に膜厚２０００人のＢＳＧ膜１６を堆
積した後、１０００℃の窒素ガス中で１０分間熱処理す
ることにより溝１５に面する基板１１内に不純物濃度１
Ｘ１０１”〜１０１７ｃｍ”のＰ−型拡散層１７を形成
する（同図＜ ｂ、 ＞図示）。つづいて、前記ＢＳＧ
膜１６をフッ化アンモニウム液でエツチング除去する。
つづいて、全面にＡｓ５Ｇ膜１８を堆積した後、１００
０′Ｃの窒素ガス中で１０分間熱処理することにより溝
１５に面する基板１１内に不純物濃度１ Ｘ １０’
” ｃｍ”のＮ＋型拡散ｒ１１９を形成する。
０′Ｃの窒素ガス中で１０分間熱処理することにより溝
１５に面する基板１１内に不純物濃度１ Ｘ １０’
” ｃｍ”のＮ＋型拡散ｒ１１９を形成する。
この際、前記Ｐ−型型数散層７は更に拡散されて、Ｎ＋
型型数散層１９周囲に分布する（同図（Ｃ）図示）。
型型数散層１９周囲に分布する（同図（Ｃ）図示）。
次いで、前記Ａｓ５Ｇ膜１８及びＣＶＤ酸化膜パターン
１４を除去した後、９００℃で２００分間熱酸化を行な
い、トランスファトランジスタのゲート酸化膜及びキャ
パシタ酸化膜２０を形成する（同図（ｄ）図示）。つづ
いて、全面に多結晶シリコン膜を堆積した後、バターニ
ングしてキャパシタ電極２１及びトランスファゲート電
極２２．２２を形成する。つづいて、トランスファゲー
ト電極２２．２２及びキャパシタ電極２１をマスクとし
てヒ素をイオン注入してＮ＋＋ソース、ドレイン領域２
３．２３．２４．２４を形成する（同図（ｆ３）図示）
。以下、層間絶縁膜を堆積した後、ピット線を形成する
等通常の工程に従い、ダイナミックメモリを製造する。
１４を除去した後、９００℃で２００分間熱酸化を行な
い、トランスファトランジスタのゲート酸化膜及びキャ
パシタ酸化膜２０を形成する（同図（ｄ）図示）。つづ
いて、全面に多結晶シリコン膜を堆積した後、バターニ
ングしてキャパシタ電極２１及びトランスファゲート電
極２２．２２を形成する。つづいて、トランスファゲー
ト電極２２．２２及びキャパシタ電極２１をマスクとし
てヒ素をイオン注入してＮ＋＋ソース、ドレイン領域２
３．２３．２４．２４を形成する（同図（ｆ３）図示）
。以下、層間絶縁膜を堆積した後、ピット線を形成する
等通常の工程に従い、ダイナミックメモリを製造する。
しかして第１図ｍｅ）図示のダイナミックメモリは、キ
ャパシタが形成される溝１５に面する基板１１内にＮ＋
型型数散層１９形成され、更にＮ＋型型数散層１の周囲
の基板１１内にＰ−型拡散層１７が形成された構造とな
っている。すなわち、２つのキャパシタがＰ−型反転防
止１１Ｊ１７によって遮断されているため、隣接するセ
ルキャパシタへの蓄積電荷のリークを防止することがで
きる。したがって、キャパシタが形成される溝と溝との
間隔が従来はど大きくなくてもよいため、メモリセルを
高集積化することができ、ダイナミックメモリの大容量
化を達成することができる。
ャパシタが形成される溝１５に面する基板１１内にＮ＋
型型数散層１９形成され、更にＮ＋型型数散層１の周囲
の基板１１内にＰ−型拡散層１７が形成された構造とな
っている。すなわち、２つのキャパシタがＰ−型反転防
止１１Ｊ１７によって遮断されているため、隣接するセ
ルキャパシタへの蓄積電荷のリークを防止することがで
きる。したがって、キャパシタが形成される溝と溝との
間隔が従来はど大きくなくてもよいため、メモリセルを
高集積化することができ、ダイナミックメモリの大容量
化を達成することができる。
以上詳述した如く本発明によれば、蓄積電荷の漏れを起
すことなくキャパシタ間の間隔を短縮することができ、
大幅な高集積化を達成し得るダイナミックメモリ等の半
導体装置を提供できるものである。
すことなくキャパシタ間の間隔を短縮することができ、
大幅な高集積化を達成し得るダイナミックメモリ等の半
導体装置を提供できるものである。
第１図（ａ）〜（ｅ）は本発明の実施例におけ町
るダイナミックメモリを得るための製造工程を示す断面
図、第２図は従来のダイナミックメモリの断面図である
。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・フィールド反転防止層、１４・・・Ｃ
ＶＤ酸化膜パターン、１５・・・溝、１６・・・ＢＳＧ
膜、１７・・・Ｐ−型拡散層、１８・・・Ａｓ５ＧＩｌ
！、１９・・・Ｎ＋型型数散層２０・・・ゲート酸化膜
（キャパシタ酸化膜）、２１・・・キャパシタ電極、２
２・・・トランスファゲート電極、２３．２４・・・Ｎ
＋＋ソー ス、ドレイン領域。
るダイナミックメモリを得るための製造工程を示す断面
図、第２図は従来のダイナミックメモリの断面図である
。 １１・・・Ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・フィールド反転防止層、１４・・・Ｃ
ＶＤ酸化膜パターン、１５・・・溝、１６・・・ＢＳＧ
膜、１７・・・Ｐ−型拡散層、１８・・・Ａｓ５ＧＩｌ
！、１９・・・Ｎ＋型型数散層２０・・・ゲート酸化膜
（キャパシタ酸化膜）、２１・・・キャパシタ電極、２
２・・・トランスファゲート電極、２３．２４・・・Ｎ
＋＋ソー ス、ドレイン領域。
Claims (2)
- （１）半導体基板の主面に形成された溝に絶縁膜を介し
て導電層を埋設し、キャパシタとして用いる半導体装置
において、前記溝に面する基板内に基板と逆導電型の拡
散層を形成し、更に該拡散層の周囲の基板内に基板と同
導電型の拡散層を形成したことを特徴とする半導体装置
。 - （２）キャパシタをダイナミックメモリのセルキャパシ
タとして用いることを特徴とする特許請求の範囲第１項
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178641A JPS6156444A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178641A JPS6156444A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6156444A true JPS6156444A (ja) | 1986-03-22 |
Family
ID=16052009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178641A Pending JPS6156444A (ja) | 1984-08-28 | 1984-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6156444A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200561A (ja) * | 1987-02-17 | 1988-08-18 | Matsushita Electronics Corp | 半導体ダイナミツクランダムアクセスメモリ |
| JPS6436062A (en) * | 1987-07-10 | 1989-02-07 | Siemens Ag | Large scale integratable memory cell |
| JPH0235766A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| JPH04129606A (ja) * | 1989-12-11 | 1992-04-30 | Etab Amyot Sa | ドリルのような回転機械の装備用の工具支持チャック |
-
1984
- 1984-08-28 JP JP59178641A patent/JPS6156444A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200561A (ja) * | 1987-02-17 | 1988-08-18 | Matsushita Electronics Corp | 半導体ダイナミツクランダムアクセスメモリ |
| JPS6436062A (en) * | 1987-07-10 | 1989-02-07 | Siemens Ag | Large scale integratable memory cell |
| JPH0235766A (ja) * | 1988-07-26 | 1990-02-06 | Matsushita Electron Corp | 半導体装置の製造方法 |
| US5089868A (en) * | 1989-05-22 | 1992-02-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with improved groove capacitor |
| JPH04129606A (ja) * | 1989-12-11 | 1992-04-30 | Etab Amyot Sa | ドリルのような回転機械の装備用の工具支持チャック |
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