JPH0344423B2 - - Google Patents
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- JPH0344423B2 JPH0344423B2 JP60227935A JP22793585A JPH0344423B2 JP H0344423 B2 JPH0344423 B2 JP H0344423B2 JP 60227935 A JP60227935 A JP 60227935A JP 22793585 A JP22793585 A JP 22793585A JP H0344423 B2 JPH0344423 B2 JP H0344423B2
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- JP
- Japan
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- node
- voltage
- substrate
- transistor
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、基板バイアス発生回路に係り、更に
具体的に云えば、電荷ポンプを有する基板バイア
ス発生回路に係る。
具体的に云えば、電荷ポンプを有する基板バイア
ス発生回路に係る。
Ｂ 従来の技術
従来、半導体基板又はチツプに形成された集積
回路に於けるＮチヤネル型素子を用いた回路の性
能を増すために、基板バイアス発生回路が広く用
いられている。基板バイアスを加えることによ
り、ソース及びドレイン拡散領域と基板との間の
接合キヤパシタンスを減少させ、ソースと基板と
の間のバイアスによる閾値の変動を減少させ、閾
値を調整するために必要なイオン注入の減少によ
つてチヤネル領域に於ける移動度を高めることが
できる。又、基板バイアス発生回路は、CMOS
技術に於て、ラツチ・アツプの問題を最小限にす
るためにも用いられている。
回路に於けるＮチヤネル型素子を用いた回路の性
能を増すために、基板バイアス発生回路が広く用
いられている。基板バイアスを加えることによ
り、ソース及びドレイン拡散領域と基板との間の
接合キヤパシタンスを減少させ、ソースと基板と
の間のバイアスによる閾値の変動を減少させ、閾
値を調整するために必要なイオン注入の減少によ
つてチヤネル領域に於ける移動度を高めることが
できる。又、基板バイアス発生回路は、CMOS
技術に於て、ラツチ・アツプの問題を最小限にす
るためにも用いられている。
基板への所望のバイアス電圧は、単に基板を外
部にバイアス電圧源に接続することによつて、又
は回路の電圧源から取出される所定の電圧範囲の
大きさを有するバイアス電圧を発生することがで
きる回路を半導体チツプに設けることによつて、
加えることができる。半導体基板又はチツプにバ
イアスを加えるための後者の方法は、更に外部電
源を必要としないだけでなく、基板又はチツプ上
に更にパツドを必要としないので、別個に外部の
バイアス電圧源を用いる方法よりも好ましい。
部にバイアス電圧源に接続することによつて、又
は回路の電圧源から取出される所定の電圧範囲の
大きさを有するバイアス電圧を発生することがで
きる回路を半導体チツプに設けることによつて、
加えることができる。半導体基板又はチツプにバ
イアスを加えるための後者の方法は、更に外部電
源を必要としないだけでなく、基板又はチツプ上
に更にパツドを必要としないので、別個に外部の
バイアス電圧源を用いる方法よりも好ましい。
基板バイアス電圧を発生するための回路は、従
来数多く提案されている。例えば、米国特許第
4229667号明細書は、基板からダイオードを経て
電荷を引出す２位相システムを有する回路を開示
している。米国特許第4378506号明細書は、基板
から電荷を転送するためにダイオードを用いてい
る、単一位相の発生回路を開示しており、該発生
回路の素子はＮチヤネル型素子又はＰチヤネル型
素子のいずれでもよいことを提案している。
来数多く提案されている。例えば、米国特許第
4229667号明細書は、基板からダイオードを経て
電荷を引出す２位相システムを有する回路を開示
している。米国特許第4378506号明細書は、基板
から電荷を転送するためにダイオードを用いてい
る、単一位相の発生回路を開示しており、該発生
回路の素子はＮチヤネル型素子又はＰチヤネル型
素子のいずれでもよいことを提案している。
米国特許第4450515号明細書も、基板からダイ
オードを経て電荷を引出すが、更に基板とダイオ
ードとの間に配置され、外部又はチツプ外の電圧
源により制御される電界効果トランジスタを有し
ている、単一位相の発生回路を開示している。
オードを経て電荷を引出すが、更に基板とダイオ
ードとの間に配置され、外部又はチツプ外の電圧
源により制御される電界効果トランジスタを有し
ている、単一位相の発生回路を開示している。
米国特許第4403158号明細書は、基板から、か
なり複雑な制御回路を有する電界効果トランジス
タを経て、電荷を引出す、基板バイアス発生回路
を開示している。
なり複雑な制御回路を有する電界効果トランジス
タを経て、電荷を引出す、基板バイアス発生回路
を開示している。
Ｃ 発明が解決しようとする問題点
本発明の目的は、特にCMOS技術に於いてラ
ツチ・アツプの問題を最小限にするために用いら
れ、基板への少数キヤリアの注入が最小限にされ
た、簡単な回路を有する、極めて効率の高い基板
バイアス発生回路を提供することである。
ツチ・アツプの問題を最小限にするために用いら
れ、基板への少数キヤリアの注入が最小限にされ
た、簡単な回路を有する、極めて効率の高い基板
バイアス発生回路を提供することである。
Ｄ 問題点を解決するための手段
本発明の基板バイアス発生回路は、直列に接続
された第１ダイオード、第２ダイオード及び電界
効果トランジスタを有する。上記第１ダイオード
は基準電位点と第１ノードとの間に接続され、上
記第２ダイオードは上記第１ノードと第２ノード
との間に接続され、上記電界効果トランジスタの
ソース−ドレイン路は上記第２ノードと上記基板
との間に接続され、その制御電極は上記第１ノー
ドに接続される。上記第１ノード及び上記第２ノ
ードは、互いに異なる位相を有する第１電圧源及
び第２電圧源に夫々接続される。
された第１ダイオード、第２ダイオード及び電界
効果トランジスタを有する。上記第１ダイオード
は基準電位点と第１ノードとの間に接続され、上
記第２ダイオードは上記第１ノードと第２ノード
との間に接続され、上記電界効果トランジスタの
ソース−ドレイン路は上記第２ノードと上記基板
との間に接続され、その制御電極は上記第１ノー
ドに接続される。上記第１ノード及び上記第２ノ
ードは、互いに異なる位相を有する第１電圧源及
び第２電圧源に夫々接続される。
Ｅ 実施例
第１図は、本発明の基板バイアス発生回路の第
１実施例を示す。その基板バイアス発生回路は、
発振器１０を有し、該発振器１０の出力は、電荷
ポンプ１４を駆動させるために端子Ｑ及びに於
て位相の異なる２つの電圧を生じる駆動回路１２
に接続されている。電荷ポンプ１４は、電界効果
トランジスタＴ１，Ｔ２及びＴ３を有する直列回
路１６を有し、トランジスタＴ２は、ノードＡに
於いてトランジスタＴ１に接続され、ノードＢに
於てトランジスタＴ３に接続されている。直列回
路１６は、Ｐ型半導体基板の端子SPと接地電位の
如き基準電位点との間に接続されている。トラン
ジスタＴ１は、その制御電極がノードＡに接続さ
れることによりダイオードとして配置され、トラ
ンジスタＴ２も、その制御電極がノードＢに接続
されることによりダイオードとして配置されてい
る。トランジスタＴ３は、ノードＡに接続された
制御電極を有し、ドレインが基板端子SPに接続さ
れている。駆動回路１２の端子ＱはキヤパシタＣ
１を経てノードＡに接続され、駆動回路１２の端
子はキヤパシタＣ２を経てノードＢに接続され
ている。駆動回路１２は、基板端子SPに接続され
ている調整器１８により制御される。発振器１
０、駆動回路１２、及び調整器１８は任意の公知
の型のものでよく、駆動回路１２は、端子Ｑ及び
Ｑから、相互に実質的に180゜異なる位相を有する
電圧を生じることが好ましい。それらの回路のた
めの電源電圧VHは典型的には＋5Vである。
１実施例を示す。その基板バイアス発生回路は、
発振器１０を有し、該発振器１０の出力は、電荷
ポンプ１４を駆動させるために端子Ｑ及びに於
て位相の異なる２つの電圧を生じる駆動回路１２
に接続されている。電荷ポンプ１４は、電界効果
トランジスタＴ１，Ｔ２及びＴ３を有する直列回
路１６を有し、トランジスタＴ２は、ノードＡに
於いてトランジスタＴ１に接続され、ノードＢに
於てトランジスタＴ３に接続されている。直列回
路１６は、Ｐ型半導体基板の端子SPと接地電位の
如き基準電位点との間に接続されている。トラン
ジスタＴ１は、その制御電極がノードＡに接続さ
れることによりダイオードとして配置され、トラ
ンジスタＴ２も、その制御電極がノードＢに接続
されることによりダイオードとして配置されてい
る。トランジスタＴ３は、ノードＡに接続された
制御電極を有し、ドレインが基板端子SPに接続さ
れている。駆動回路１２の端子ＱはキヤパシタＣ
１を経てノードＡに接続され、駆動回路１２の端
子はキヤパシタＣ２を経てノードＢに接続され
ている。駆動回路１２は、基板端子SPに接続され
ている調整器１８により制御される。発振器１
０、駆動回路１２、及び調整器１８は任意の公知
の型のものでよく、駆動回路１２は、端子Ｑ及び
Ｑから、相互に実質的に180゜異なる位相を有する
電圧を生じることが好ましい。それらの回路のた
めの電源電圧VHは典型的には＋5Vである。
第２図は、シリコンより成ることが好ましい、
Ｐ型の半導体基板２０に形成された、第１図の基
板バイアス発生回路のトランジスタＴ１，Ｔ２及
びＴ３を示す断面図である。トランジスタＴ１
は、Ｎチヤネル型トランジスタであり、金属層２
４を経て接地電位の如き基準電位点に接続されて
いる。N+型拡散領域２２をソースとして用い、
ノードＡに於ける金属層３０を経てそのゲート電
極２８に接続されているN+型拡散領域２６をド
レインとして用いている。トランジスタＴ２も、
Ｎチヤネル型トランジスタであり、N+型拡散領
域２６をソースとして用い、N+型拡散領域３２
をドレインとして用い、ノードＢに於ける金属層
３４がN+型拡散領域３２を制御電極３６に接続
させている。トランジスタＴ３も同様に、Ｎチヤ
ネル型トランジスタであり、N+型拡散領域３２
をソースとして用い、N+型拡散領域３８をドレ
インとして用い、金属層４０がそのゲート電極を
ノードＡに接続させている。基板端子SPとして金
属層４４が接触しているP+型拡散領域４２と、
金属層４６が接触しているN+型拡散領域３８と
は、任意の適当な導体４８により相互接続されて
いる。二酸化シリコンより成ることが好ましい絶
縁領域５０が、周知の如く、回路の種々の素子を
適切に分離するために設けられている。
Ｐ型の半導体基板２０に形成された、第１図の基
板バイアス発生回路のトランジスタＴ１，Ｔ２及
びＴ３を示す断面図である。トランジスタＴ１
は、Ｎチヤネル型トランジスタであり、金属層２
４を経て接地電位の如き基準電位点に接続されて
いる。N+型拡散領域２２をソースとして用い、
ノードＡに於ける金属層３０を経てそのゲート電
極２８に接続されているN+型拡散領域２６をド
レインとして用いている。トランジスタＴ２も、
Ｎチヤネル型トランジスタであり、N+型拡散領
域２６をソースとして用い、N+型拡散領域３２
をドレインとして用い、ノードＢに於ける金属層
３４がN+型拡散領域３２を制御電極３６に接続
させている。トランジスタＴ３も同様に、Ｎチヤ
ネル型トランジスタであり、N+型拡散領域３２
をソースとして用い、N+型拡散領域３８をドレ
インとして用い、金属層４０がそのゲート電極を
ノードＡに接続させている。基板端子SPとして金
属層４４が接触しているP+型拡散領域４２と、
金属層４６が接触しているN+型拡散領域３８と
は、任意の適当な導体４８により相互接続されて
いる。二酸化シリコンより成ることが好ましい絶
縁領域５０が、周知の如く、回路の種々の素子を
適切に分離するために設けられている。
第１図及び第２図の基板バイアス発生回路は、
第３図に示すパルス・プログラムを用いて、Ｐ型
基板２０に負のバイアス電圧を加えるように働
く。基本的には、端子Ｑ及びに於ける位相の異
なる電圧がキヤパシタＣ１及びＣ２を交互にチヤ
ージ及びデイスチヤージし、トランジスタＴ１，
Ｔ２、及びＴ３は、ノードＡ及びＢに負の電圧が
生じ、ノードＢに生じた負の電圧がトランジスタ
Ｔ３を経て基板２０へ完全に転送されるように、
ノードＡ及びＢに接続されている。第３図のパル
プ・プログラムについて説明すると、時間ｔ１に
於て、ノードＡの電圧は、端子Ｑの電圧が＋5V
から0Vに低下するとともに、負に駆動され、ノ
ードＢの電圧は、端子が＋5Vに上昇するとと
もに、上昇し始める。ノードＢは、トランジスタ
Ｔ２の閾値電圧よりも大きい値だけ、ノードＡの
電圧よりも高いので、トランジスタＴ２がター
ン・オンして、負の電荷をノードＡからノードＢ
へ転送させる。時間t1に於ては、ノードＡの電圧
が、閾値電圧よりも小さい値だけ、基板２０及び
ノードＢの電圧よりも高いので、トランジスタＴ
３はオフのままである。時間t2に於て、即ちサイ
クルの反対の位相の始めに於て、端子Ｑの電圧が
＋5Vに上昇するとき、ノードＡの電圧が上昇し、
端子の電圧が0Vに降下するとき、ノードＢの
電圧が降下する。ノードＡの電圧は接地電位より
も閾値電圧だけ高い電圧に上昇して、トランジス
タＴ１によりその電圧に保たれる。一方、ノード
Ｂの電圧はノードＡの電圧よりも低いので、トラ
ンジスタＴ２がターン・オフするが、ノードＡの
電圧は接地電位よりも高いので、トランジスタＴ
３が充分にターン・オンして、電荷をノードＢか
ら基板端子SPを経て基板２０へ完全に転送させ
る。時間t3及びt4に於て、同様なサイクルが反復
され、時間t5に於て、もう１つのサイクルが始ま
る。
第３図に示すパルス・プログラムを用いて、Ｐ型
基板２０に負のバイアス電圧を加えるように働
く。基本的には、端子Ｑ及びに於ける位相の異
なる電圧がキヤパシタＣ１及びＣ２を交互にチヤ
ージ及びデイスチヤージし、トランジスタＴ１，
Ｔ２、及びＴ３は、ノードＡ及びＢに負の電圧が
生じ、ノードＢに生じた負の電圧がトランジスタ
Ｔ３を経て基板２０へ完全に転送されるように、
ノードＡ及びＢに接続されている。第３図のパル
プ・プログラムについて説明すると、時間ｔ１に
於て、ノードＡの電圧は、端子Ｑの電圧が＋5V
から0Vに低下するとともに、負に駆動され、ノ
ードＢの電圧は、端子が＋5Vに上昇するとと
もに、上昇し始める。ノードＢは、トランジスタ
Ｔ２の閾値電圧よりも大きい値だけ、ノードＡの
電圧よりも高いので、トランジスタＴ２がター
ン・オンして、負の電荷をノードＡからノードＢ
へ転送させる。時間t1に於ては、ノードＡの電圧
が、閾値電圧よりも小さい値だけ、基板２０及び
ノードＢの電圧よりも高いので、トランジスタＴ
３はオフのままである。時間t2に於て、即ちサイ
クルの反対の位相の始めに於て、端子Ｑの電圧が
＋5Vに上昇するとき、ノードＡの電圧が上昇し、
端子の電圧が0Vに降下するとき、ノードＢの
電圧が降下する。ノードＡの電圧は接地電位より
も閾値電圧だけ高い電圧に上昇して、トランジス
タＴ１によりその電圧に保たれる。一方、ノード
Ｂの電圧はノードＡの電圧よりも低いので、トラ
ンジスタＴ２がターン・オフするが、ノードＡの
電圧は接地電位よりも高いので、トランジスタＴ
３が充分にターン・オンして、電荷をノードＢか
ら基板端子SPを経て基板２０へ完全に転送させ
る。時間t3及びt4に於て、同様なサイクルが反復
され、時間t5に於て、もう１つのサイクルが始ま
る。
ノードＡの電圧は、電源電圧を＋5Vにした場
合には、オーバーシユート効果の場合を除き、約
1V、即ちトランジスタＴ１の閾値電圧である、
最大の正の電圧VMAXと、約−4Vの最小電圧VMIN
との間に変動する。ノードＢの電圧は、時間t1に
於ける約−3Vの最大電圧VMAXと、時間t2に於け
る約−８の最小電圧VMINとの間を変動する。ノ
ードＢに於ける−3Vの最大電圧は、ノードＡに
於ける−4Vの最小電圧に、トランジスタＴ２の
閾値電圧を足した値に等しい。トランジスタＴ３
は、その制御電極がノードＡに接続されているこ
とにより、強く導通し、又ノードＢは−8Vの低
い最小電圧を有するので、理論的に基板２０を略
−8Vの負のバイアスにチヤージすることができ
る。電荷転送に於ける損失により、実際の電圧
は、キヤパシタＣ１及びＣ２の寸法に部分的に依
存して、本明細書に記載の値と幾分異なる場合が
あることを理解されたい。更に、本発明の基板バ
イアス発生回路は、ノードＡの電圧と基板端子SP
の電圧との相互作用により、自己調整を行うこと
に注目されたい。端子SPに於ける基板電圧が、閾
値電圧よりも大きい値だけ、ノードＡに於ける最
小電圧VMINよりも低くなつた場合には、ノード
Ｂの電圧が高いとき、トランジスタＴ３はオンの
ままであり、従つて基板２０からの電荷がノード
Ｂに戻つて、基板２０の電圧をより正に上昇させ
る。従つて、本発明の基板バイアス発生回路の出
力は、VSX
合には、オーバーシユート効果の場合を除き、約
1V、即ちトランジスタＴ１の閾値電圧である、
最大の正の電圧VMAXと、約−4Vの最小電圧VMIN
との間に変動する。ノードＢの電圧は、時間t1に
於ける約−3Vの最大電圧VMAXと、時間t2に於け
る約−８の最小電圧VMINとの間を変動する。ノ
ードＢに於ける−3Vの最大電圧は、ノードＡに
於ける−4Vの最小電圧に、トランジスタＴ２の
閾値電圧を足した値に等しい。トランジスタＴ３
は、その制御電極がノードＡに接続されているこ
とにより、強く導通し、又ノードＢは−8Vの低
い最小電圧を有するので、理論的に基板２０を略
−8Vの負のバイアスにチヤージすることができ
る。電荷転送に於ける損失により、実際の電圧
は、キヤパシタＣ１及びＣ２の寸法に部分的に依
存して、本明細書に記載の値と幾分異なる場合が
あることを理解されたい。更に、本発明の基板バ
イアス発生回路は、ノードＡの電圧と基板端子SP
の電圧との相互作用により、自己調整を行うこと
に注目されたい。端子SPに於ける基板電圧が、閾
値電圧よりも大きい値だけ、ノードＡに於ける最
小電圧VMINよりも低くなつた場合には、ノード
Ｂの電圧が高いとき、トランジスタＴ３はオンの
ままであり、従つて基板２０からの電荷がノード
Ｂに戻つて、基板２０の電圧をより正に上昇させ
る。従つて、本発明の基板バイアス発生回路の出
力は、VSX
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、 基準電位点と第１ノードとの間に接続された第
１ダイオードと、 上記第１ノードと第２ノードとの間に接続され
た第２ダイオードと、 ソース−ドレイン路が上記第２ノードと上記基
板との間に接続され、制御電極が上記第１ノード
に接続された電界効果トランジスタと、 上記第１ノードに結合された第１位相を有する
第１電圧源と、 上記第２ノードに結合された上記第１位相と異
なる第２位相を有する第２電圧源と を有する基板バイアス発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/713,668 US4701637A (en) | 1985-03-19 | 1985-03-19 | Substrate bias generators |
| US713668 | 1985-03-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61218156A JPS61218156A (ja) | 1986-09-27 |
| JPH0344423B2 true JPH0344423B2 (ja) | 1991-07-05 |
Family
ID=24867016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60227935A Granted JPS61218156A (ja) | 1985-03-19 | 1985-10-15 | 基板バイアス発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4701637A (ja) |
| EP (1) | EP0195236B1 (ja) |
| JP (1) | JPS61218156A (ja) |
| CA (1) | CA1256950A (ja) |
| DE (1) | DE3668716D1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6445157A (en) * | 1987-08-13 | 1989-02-17 | Toshiba Corp | Semiconductor integrated circuit |
| US5196739A (en) * | 1991-04-03 | 1993-03-23 | National Semiconductor Corporation | High voltage charge pump |
| US5394026A (en) * | 1993-02-02 | 1995-02-28 | Motorola Inc. | Substrate bias generating circuit |
| US6232826B1 (en) * | 1998-01-12 | 2001-05-15 | Intel Corporation | Charge pump avoiding gain degradation due to the body effect |
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