JPH0344424B2 - - Google Patents
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- JPH0344424B2 JPH0344424B2 JP60072133A JP7213385A JPH0344424B2 JP H0344424 B2 JPH0344424 B2 JP H0344424B2 JP 60072133 A JP60072133 A JP 60072133A JP 7213385 A JP7213385 A JP 7213385A JP H0344424 B2 JPH0344424 B2 JP H0344424B2
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- JP
- Japan
- Prior art keywords
- misfet
- type
- source
- conductivity type
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体集積回路に関し、特に相補型
MISFETを有する半導体集積回路に関する。
MISFETを有する半導体集積回路に関する。
（従来の技術）
一般に、MISFETは飽和領域で作動する際に
チヤンネルのピンチオフしている部分でインパク
トイオン化を起こし、電子−正孔対を生成するこ
とが知られている。
チヤンネルのピンチオフしている部分でインパク
トイオン化を起こし、電子−正孔対を生成するこ
とが知られている。
相補型MIS半導体集積回路（以下Ｃ−MIS−
ICと記す）において、その第２導電型のウエル
に形成された第１導電型のMISFETが作動する
場合にも、このインパクトイオン化が起こり、電
子−正孔対が生成される。この生成された電子−
正孔対のうち一方のキヤリアは第１導電型の
MISFETのドレインに流れ込むが、他方のキヤ
リアーは第２導電型のウエルに注入されてしま
う。キヤリアの発生量は発生源である第１導電型
のMISFETの電流能力に比例しているため、電
流能力の大きな第１導電型のMISFETが飽和領
域で作動すると多数のキヤリアが発生源である第
１導電型のMISFETを含む第２導電型のウエル
に注入され、該ウエルのコンタクト抵抗や、コン
タクト面から発生源である第一導電型の
MISFETのチヤンネルまでのウエル抵抗による
電位降下、もしくは電位上昇によつて第２導電型
のウエルの電位が変化し、ラツチアツプが発生す
る。その一例として第１導電型をＮ型、第２導電
型をＰ型とした時のＣ−MIS−ICのラツチアツ
プについて図面を用いて説明する。
ICと記す）において、その第２導電型のウエル
に形成された第１導電型のMISFETが作動する
場合にも、このインパクトイオン化が起こり、電
子−正孔対が生成される。この生成された電子−
正孔対のうち一方のキヤリアは第１導電型の
MISFETのドレインに流れ込むが、他方のキヤ
リアーは第２導電型のウエルに注入されてしま
う。キヤリアの発生量は発生源である第１導電型
のMISFETの電流能力に比例しているため、電
流能力の大きな第１導電型のMISFETが飽和領
域で作動すると多数のキヤリアが発生源である第
１導電型のMISFETを含む第２導電型のウエル
に注入され、該ウエルのコンタクト抵抗や、コン
タクト面から発生源である第一導電型の
MISFETのチヤンネルまでのウエル抵抗による
電位降下、もしくは電位上昇によつて第２導電型
のウエルの電位が変化し、ラツチアツプが発生す
る。その一例として第１導電型をＮ型、第２導電
型をＰ型とした時のＣ−MIS−ICのラツチアツ
プについて図面を用いて説明する。
第２図は従来の相補型MIS半導体集積回路の一
例の模式断面図である。
例の模式断面図である。
Ｎ型半導体基板１にＰ型ウエル２を設け、その
中にＮ型のソース３とドレイン４を設ける。絶縁
膜５，ゲート絶縁膜６，ゲート電極７を設けて、
Ｎ型MISFETを構成する。ソース３は接地する。
８はチヤンネル領域である。
中にＮ型のソース３とドレイン４を設ける。絶縁
膜５，ゲート絶縁膜６，ゲート電極７を設けて、
Ｎ型MISFETを構成する。ソース３は接地する。
８はチヤンネル領域である。
一方、半導体基板１にはＰ型のMISFETを形
成する。図にはそのソース９のみを図示する。ソ
ース９は電極Vccに接続される。
成する。図にはそのソース９のみを図示する。ソ
ース９は電極Vccに接続される。
（発明が解決しようとする問題点）
今、上記のＮ型MISFETのドレイン４とゲー
ト７に高レベルの電圧を印加すると、電界効果に
よりＮ型チヤンネル領域８が形成され、ソース３
からドレイン４へ電子が移動する。この電子がＮ
型チヤンネル領域中のピンチオフ領域で半導体結
晶のシリコン原子と衝突し、電子−正孔対を生成
する。この電子−正孔対のうち電子はドレイン電
流としてドレインへ流れ込み、正孔はＰ型ウエル
２へ注入される。電子−正孔対の発生量は発生源
であるMISFETの電流能力に比例しているため、
電流能力の大きなMISFETを含むＰ型ウエル２
には多量の正孔が注入され、そのためＰ型ウエル
２の電位がＰ型ウエル内のコンタクト抵抗やウエ
ル抵抗による電位上昇のため接地電位より上昇す
る。
ト７に高レベルの電圧を印加すると、電界効果に
よりＮ型チヤンネル領域８が形成され、ソース３
からドレイン４へ電子が移動する。この電子がＮ
型チヤンネル領域中のピンチオフ領域で半導体結
晶のシリコン原子と衝突し、電子−正孔対を生成
する。この電子−正孔対のうち電子はドレイン電
流としてドレインへ流れ込み、正孔はＰ型ウエル
２へ注入される。電子−正孔対の発生量は発生源
であるMISFETの電流能力に比例しているため、
電流能力の大きなMISFETを含むＰ型ウエル２
には多量の正孔が注入され、そのためＰ型ウエル
２の電位がＰ型ウエル内のコンタクト抵抗やウエ
ル抵抗による電位上昇のため接地電位より上昇す
る。
Ｎ型MISFETのソース３は、接地電位から変
化しないため、Ｐ型ウエル２の電位がソース３と
Ｐ型ウエル２で形成されるＰ−Ｎダイオードの障
壁電圧を越えると上記Ｐ−Ｎダイオードが順次方
向となり、ソース３とＰ型ウエル２とＮ型半導体
基板１で構成されるNPNバイポーラトランジス
タがオン状態となり、Ｎ型半導体基板１からソー
ス３へ電流が流れる。Ｎ型半導体基板１は電源
Vccに接続されているため、その電位は本来電源
電位であるが前記のNPNバイポーラトランジス
タがオンすることによりＮ型半導体基板１からソ
ース３へ電流が流れ、その電流が大きくなるにつ
れてＮ型半導体基板１の電位がサブコンタクト抵
抗やＮ型半導体基板中の内部抵抗による電圧降下
のため電源電位より下降する。
化しないため、Ｐ型ウエル２の電位がソース３と
Ｐ型ウエル２で形成されるＰ−Ｎダイオードの障
壁電圧を越えると上記Ｐ−Ｎダイオードが順次方
向となり、ソース３とＰ型ウエル２とＮ型半導体
基板１で構成されるNPNバイポーラトランジス
タがオン状態となり、Ｎ型半導体基板１からソー
ス３へ電流が流れる。Ｎ型半導体基板１は電源
Vccに接続されているため、その電位は本来電源
電位であるが前記のNPNバイポーラトランジス
タがオンすることによりＮ型半導体基板１からソ
ース３へ電流が流れ、その電流が大きくなるにつ
れてＮ型半導体基板１の電位がサブコンタクト抵
抗やＮ型半導体基板中の内部抵抗による電圧降下
のため電源電位より下降する。
Ｐ型MISFETのソース９は電源Vccに接続され
ており、その電位は電源電位である。今、前記の
ようにＮ型半導体基板１の電位が下降し、Ｐ型
MISFETのソース９とＮ型半導体基板１の電位
差がＰ型MISFETのソース９とＮ型半導基板１
で構成されるＰ−Ｎダイオードの障壁電圧を越え
ると前記Ｐ−Ｎダイオードが順方向となり、Ｐ型
MISFETのソース９Ｎ型半導体基板１とＰ型ウ
エル２と、Ｎ型MISFETのソース３で構成され
るPNPN構造のトランジスタがオン状態となり、
ラツチアツプ現象が起こる。
ており、その電位は電源電位である。今、前記の
ようにＮ型半導体基板１の電位が下降し、Ｐ型
MISFETのソース９とＮ型半導体基板１の電位
差がＰ型MISFETのソース９とＮ型半導基板１
で構成されるＰ−Ｎダイオードの障壁電圧を越え
ると前記Ｐ−Ｎダイオードが順方向となり、Ｐ型
MISFETのソース９Ｎ型半導体基板１とＰ型ウ
エル２と、Ｎ型MISFETのソース３で構成され
るPNPN構造のトランジスタがオン状態となり、
ラツチアツプ現象が起こる。
このように、Ｐ型ウエル２の電位の変化はラツ
チングアツプ現象の要因となるため、電流能力の
大きなMISFETを用いる場合、ラツチアツプ現
象が起こりやすいと言う欠点があつた。
チングアツプ現象の要因となるため、電流能力の
大きなMISFETを用いる場合、ラツチアツプ現
象が起こりやすいと言う欠点があつた。
本発明の目的は、ラツチアツプ現象を起こすこ
となく、電流能力の大きなMISFETを回路構成
に用いることができる半導体集積回路を提供する
ことにある。
となく、電流能力の大きなMISFETを回路構成
に用いることができる半導体集積回路を提供する
ことにある。
（問題点を解決するための手段）
本発明の半導体集積回路は、第１導電型の半導
体基板と、該半導体基板に設けられた複数の第２
導電型のウエルと、該ウエルにそれぞれ設けられ
た第１導電型の絶縁ゲート型電界効果トランジス
タと、前記半導体基板の前記ウエル以外の領域に
設けられた第２導電型の絶縁ゲート型電界効果ト
ランジスタと、前記複数の第１導電型の絶縁ゲー
ト型電界効果トランジスタのうちの少くとも２個
の絶縁ゲート型電界効果トランジスタのソース、
ドレイン及びゲートをそれぞれ並列接続してそれ
ぞれソース端子、ドレイン端子、ゲート端子に接
続する配線とを含んで構成される。
体基板と、該半導体基板に設けられた複数の第２
導電型のウエルと、該ウエルにそれぞれ設けられ
た第１導電型の絶縁ゲート型電界効果トランジス
タと、前記半導体基板の前記ウエル以外の領域に
設けられた第２導電型の絶縁ゲート型電界効果ト
ランジスタと、前記複数の第１導電型の絶縁ゲー
ト型電界効果トランジスタのうちの少くとも２個
の絶縁ゲート型電界効果トランジスタのソース、
ドレイン及びゲートをそれぞれ並列接続してそれ
ぞれソース端子、ドレイン端子、ゲート端子に接
続する配線とを含んで構成される。
（実施例）
次に、本発明の実施例について図面を用いて説
明する。
明する。
第１図は本発明の一実施例の模式的断面図であ
る。
る。
この実施例は、第１導電型をＮ型、第２導電型
をＰ型、ウエルの数を３個として説明する。
をＰ型、ウエルの数を３個として説明する。
この実施例は、Ｐ型の半導体基板１と、この半
導体基板１に設けられた３個のＰ型ウエル２ａ，
２ｂ，２ｃと、これらのウエルにそれぞれ設けら
れたソース３ａ，３ｂ，３ｃ，ドレイン４ａ，４
ｂ，４ｃ，ゲート７ａ，７ｂ，７ｃとから成る絶
縁ゲート型電界効果トランジスタ（これらを図に
Ａ，Ｂ，Ｃで示す）と、半導体基板１のＰ型ウエ
ル以外の領域に設けられたＮ型の絶縁ゲート型電
界効果トランジスタ（図示せず）と、３個の絶縁
ゲート型電界効果トランジスタのうちの少くとも
２個（この実施例では３個）の絶縁ゲート型電界
効果トランジスタのソース、ドレイン及びゲート
をそれぞれ並列接続してそれぞれソース端子Ｓ、
ドレイン端子Ｄ、ゲート端子Ｇに接続する配線１
１，１２，１３とを含んで構成される。
導体基板１に設けられた３個のＰ型ウエル２ａ，
２ｂ，２ｃと、これらのウエルにそれぞれ設けら
れたソース３ａ，３ｂ，３ｃ，ドレイン４ａ，４
ｂ，４ｃ，ゲート７ａ，７ｂ，７ｃとから成る絶
縁ゲート型電界効果トランジスタ（これらを図に
Ａ，Ｂ，Ｃで示す）と、半導体基板１のＰ型ウエ
ル以外の領域に設けられたＮ型の絶縁ゲート型電
界効果トランジスタ（図示せず）と、３個の絶縁
ゲート型電界効果トランジスタのうちの少くとも
２個（この実施例では３個）の絶縁ゲート型電界
効果トランジスタのソース、ドレイン及びゲート
をそれぞれ並列接続してそれぞれソース端子Ｓ、
ドレイン端子Ｄ、ゲート端子Ｇに接続する配線１
１，１２，１３とを含んで構成される。
MISFET Ａ，Ｂ，Ｃは、ソース，ドレイン，
ゲートをそれぞれ並列接続してあるので一つの
MISFETとして動作する。逆に言えば、
MISFET Ａ，Ｂ，Ｃは一つのMISFETを３分割
したものである。従つて、それぞれの電流能力
は、第２図に示すMISFETのほぼ1/3になつてい
る。
ゲートをそれぞれ並列接続してあるので一つの
MISFETとして動作する。逆に言えば、
MISFET Ａ，Ｂ，Ｃは一つのMISFETを３分割
したものである。従つて、それぞれの電流能力
は、第２図に示すMISFETのほぼ1/3になつてい
る。
今、ソース端子Ｓを接地し、ドレイン端子Ｄ，
ゲート端子Ｇにそれぞれ高レベルの電圧を印加す
ると、MISFET Ａ，Ｂ，Ｃはオン状態となり、
それぞれのMISFETのソースードレイン間に電
流ISDが流れる。MISFET Ａ，Ｂ，Ｃは同じもの
であるからその一つについて説明する。
ゲート端子Ｇにそれぞれ高レベルの電圧を印加す
ると、MISFET Ａ，Ｂ，Ｃはオン状態となり、
それぞれのMISFETのソースードレイン間に電
流ISDが流れる。MISFET Ａ，Ｂ，Ｃは同じもの
であるからその一つについて説明する。
MISFET Ａのソース３ａとドレイン４ａとの
間を流れる電流ISDによつて発生する電子−正孔
対の量Ｆは、MISFET Ａのチヤンネル内の空乏
層で電子１個が半導体結晶中のシリコン原子に衝
突してインパクト・イオン化を起こす確率をα(E)
とすると、 Ｆ＝α(E)・ISD となる。α(E)はMISFETのゲート，ドレイン電
位とバツクゲート電位から決まる空乏層の電界に
よつて決定されるから、この場合の第１図の
MISFET Ａのα(E)と第２図のMISFETのα(E)は
等しい。また第２図のMISFETのオン状態での
ソースドレイン間電流をISD′、その時の電子−正
孔対の発生量をF′とすると第２図のMISFETで
発生する電子−正孔対の量は、 F′＝α(E)・ISD′ となる。ここで、第１図のMISFET ＡのISDは第
２図のMISFETのISDの1/3であるからMISFET
Ａの電子−正孔対の発生量ＦはF′と比べて、 F′＝α(E)・I′SD＝α(E)・3ISD ＝３・α(E)・ISD＝3F となり、MISFET Ａでの電子−正孔対の発生量
は第２図のMISFETでの発生量の1/3となる。従
つてＰ型ウエル２ａに注入される正孔の量も１／
３となる。また、Ｐ型ウエル２ａ，２ｂ，２ｃの
個々のコンタクト抵抗及びウエル抵抗の総和は、
分割によりＡ，Ｂ，ＣのそれぞれのMISFETの
大きさが小さくなるため、第２図中のMISFET
の抵抗の総和より小さく出来る。従つて、Ｐ型ウ
エルの電位の変化は極く小さくなる。また
MISFET Ａ，Ｂ，Ｃは互いに並列接続されてい
るので、共有の端子Ｓ−Ｄ間に流れる電流ΣISDは
第２図のMISFETのソース−ドレイン間電流
ISD′に等しい。
間を流れる電流ISDによつて発生する電子−正孔
対の量Ｆは、MISFET Ａのチヤンネル内の空乏
層で電子１個が半導体結晶中のシリコン原子に衝
突してインパクト・イオン化を起こす確率をα(E)
とすると、 Ｆ＝α(E)・ISD となる。α(E)はMISFETのゲート，ドレイン電
位とバツクゲート電位から決まる空乏層の電界に
よつて決定されるから、この場合の第１図の
MISFET Ａのα(E)と第２図のMISFETのα(E)は
等しい。また第２図のMISFETのオン状態での
ソースドレイン間電流をISD′、その時の電子−正
孔対の発生量をF′とすると第２図のMISFETで
発生する電子−正孔対の量は、 F′＝α(E)・ISD′ となる。ここで、第１図のMISFET ＡのISDは第
２図のMISFETのISDの1/3であるからMISFET
Ａの電子−正孔対の発生量ＦはF′と比べて、 F′＝α(E)・I′SD＝α(E)・3ISD ＝３・α(E)・ISD＝3F となり、MISFET Ａでの電子−正孔対の発生量
は第２図のMISFETでの発生量の1/3となる。従
つてＰ型ウエル２ａに注入される正孔の量も１／
３となる。また、Ｐ型ウエル２ａ，２ｂ，２ｃの
個々のコンタクト抵抗及びウエル抵抗の総和は、
分割によりＡ，Ｂ，ＣのそれぞれのMISFETの
大きさが小さくなるため、第２図中のMISFET
の抵抗の総和より小さく出来る。従つて、Ｐ型ウ
エルの電位の変化は極く小さくなる。また
MISFET Ａ，Ｂ，Ｃは互いに並列接続されてい
るので、共有の端子Ｓ−Ｄ間に流れる電流ΣISDは
第２図のMISFETのソース−ドレイン間電流
ISD′に等しい。
（発明の効果）
以上説明したように、本発明によれば、電流能
力の大きなMISFETのインパクトイオン化によ
るラツチアツプ現象を防ぎ、高速動作が可能な半
導体集積回路が得られる。
力の大きなMISFETのインパクトイオン化によ
るラツチアツプ現象を防ぎ、高速動作が可能な半
導体集積回路が得られる。
第１図は本発明の一実施例の断面図、第２図は
従来の相補型MIS半導体集積回路の一例の断面図
である。 １……Ｎ型半導体基板、２，２ａ，２ｂ，２ｃ
……Ｐ型ウエル、３，３ａ，３ｂ，３ｃ……ソー
ス、４，４ａ，４ｂ，４ｃ……ドレイン、５……
ゲート絶縁膜、６……絶縁膜、７，７ａ，７ｂ，
７ｃ……ゲート、８……チヤンネル領域、９……
ソース、１１，１２，１３……配線、Ｄ……ドレ
イン端子、Ｇ……ゲート端子、Ｓ……ソース端
子。
従来の相補型MIS半導体集積回路の一例の断面図
である。 １……Ｎ型半導体基板、２，２ａ，２ｂ，２ｃ
……Ｐ型ウエル、３，３ａ，３ｂ，３ｃ……ソー
ス、４，４ａ，４ｂ，４ｃ……ドレイン、５……
ゲート絶縁膜、６……絶縁膜、７，７ａ，７ｂ，
７ｃ……ゲート、８……チヤンネル領域、９……
ソース、１１，１２，１３……配線、Ｄ……ドレ
イン端子、Ｇ……ゲート端子、Ｓ……ソース端
子。
Claims (1)
- １ 第１導電型の半導体基板と、該半導体基板に
設けられた複数の第２導電型のウエルと、該ウエ
ルにそれぞれ設けられた第１導電型の絶縁ゲート
型電界効果トランジスタと、前記半導体基板の前
記ウエル以外の領域に設けられた第２導電型の絶
縁ゲート型電界効果トランジスタと、前記複数の
第１導電型の絶縁ゲート型電界効果トランジスタ
のうちの少くとも２個の絶縁ゲート型電界効果ト
ランジスタのソース、ドレイン及びゲートをそれ
ぞれ並列接続してそれぞれソース端子、ドレイン
端子、ゲート端子に接続する配線とを含むことを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072133A JPS61230356A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60072133A JPS61230356A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61230356A JPS61230356A (ja) | 1986-10-14 |
| JPH0344424B2 true JPH0344424B2 (ja) | 1991-07-05 |
Family
ID=13480486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60072133A Granted JPS61230356A (ja) | 1985-04-05 | 1985-04-05 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61230356A (ja) |
-
1985
- 1985-04-05 JP JP60072133A patent/JPS61230356A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61230356A (ja) | 1986-10-14 |
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