JPH0344449B2 - - Google Patents
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- JPH0344449B2 JPH0344449B2 JP8585182A JP8585182A JPH0344449B2 JP H0344449 B2 JPH0344449 B2 JP H0344449B2 JP 8585182 A JP8585182 A JP 8585182A JP 8585182 A JP8585182 A JP 8585182A JP H0344449 B2 JPH0344449 B2 JP H0344449B2
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- 230000008878 coupling Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は２対の差動増幅回路に印加される信号
制御電圧によつて出力端子における直流レベルが
変化しない利得制御回路を提供するものである。
第１図は従来の利得制御回路を示す図である。同
図において、１〜６はnpnトランジスタである。
トランジスタ１，２で構成される差動増幅回路に
おいて、７，８はベースバイアス用抵抗、９，１
０はエミツタ抵抗、１１はバイアス用定電圧源、
１２は入力端子、１３は定電流源である。定電流
源１３に流れる定電流を2Ipとするとトランジス
タ１のコレクタに現われる出力信号電流ICQ1は定
電流源に流れる定電流値の半分の定電流（以下
“Ip”と記す）と入力端子１２に印加される交流
信号の変化分（以下“ΔIp”と記す）の和の電流
ICQ1＝Ip＋ΔIpとなり、トランジスタ２のコレクタ
に現われる出力信号電流ICQ2はICQ2＝Ip−ΔIpとな
る。DETAILED DESCRIPTION OF THE INVENTION The present invention provides a gain control circuit in which the DC level at the output terminal does not change due to signal control voltages applied to two pairs of differential amplifier circuits.
FIG. 1 is a diagram showing a conventional gain control circuit. In the figure, 1 to 6 are npn transistors.
In the differential amplifier circuit composed of transistors 1 and 2, 7 and 8 are base bias resistors;
0 is an emitter resistance, 11 is a constant voltage source for bias,
12 is an input terminal, and 13 is a constant current source. If the constant current flowing through the constant current source 13 is 2I p , the output signal current I CQ1 appearing at the collector of the transistor 1 is the constant current (hereinafter referred to as "I p ") that is half of the constant current flowing through the constant current source and the input terminal. The current that is the sum of the changes in the AC signal applied to 12 (hereinafter referred to as "ΔI p ")
I CQ1 = I p +ΔI p , and the output signal current I CQ2 appearing at the collector of transistor 2 becomes I CQ2 = I p −ΔI p .
トランジスタ３，４で構成される差動増幅回路
において、抵抗１４は負荷抵抗、１５は制御基準
バイアス、１６は信号制御用電圧端子である。制
御基準バイアス１５の印加電圧をV15、信号制御
用電圧端子１６の印加電圧をV16とすると、トラ
ンジスタ３のコレクタに現われる出力信号電流
ICQ3は
ICQ3＝Ip＋ΔIp／１＋expｑ／kt（V16−V15）
となり、トランジスタ４のコレクタに現われる出
力信号電流（ICQ4）は
ICQ4＝ICQ1−ICQ3
＝（Ip＋ΔIp）｛１−１／１＋expｑ／kt（V16−V15
）｝
となる。トランジスタ５，６で構成される差動増
幅回路において、抵抗１７は負荷抵抗である。ト
ランジスタ５のベースには前記信号制御用電圧
V16、トランジスタ６のベースには前記制御基準
バイアス電圧V15が印加され、トランジスタ６の
コレクタに現われる出力信号電流ICQ6は
ICQ6＝Ip−ΔIp／１＋expｑ／kt（V16−V15）
となりトランジスタ５のコレクタに現われる出力
信号電流ICQ5は
ICQ5＝（Ip−ΔIp）
｛１−１／１＋expｑ／kt（V16−V15）｝
となる。出力端子１８に出力される出力電圧Vp
は、抵抗１４の抵抗値をR14とするとき、
Vp＝Vcc−R14・Ip／１＋expｑ／kt（V16−
V15）−R14・ΔIp／１＋expｑ／kt（V16−V15）
となり、上式第２項の直流レベルは前記信号制御
用電圧端子１６に印加される信号制御電圧V16
に、よつて変化する。特に、次段回路への直接結
合が要求される半導体集積回路においては、利得
制御回路の直流レベルが変化することにより次段
回路の動作レベルが変化するという不都合が生じ
る。 In a differential amplifier circuit composed of transistors 3 and 4, a resistor 14 is a load resistance, 15 is a control reference bias, and 16 is a signal control voltage terminal. When the voltage applied to the control reference bias 15 is V 15 and the voltage applied to the signal control voltage terminal 16 is V 16 , the output signal current appearing at the collector of the transistor 3 is
I CQ3 becomes I CQ3 = I p + ΔI p /1 + expq/kt (V 16 − V 15 ), and the output signal current (I CQ4 ) appearing at the collector of transistor 4 is I CQ4 = I CQ1 − I CQ3 = (I p + ΔI p ) {1-1/1+expq/kt(V 16 −V 15
)} becomes. In the differential amplifier circuit composed of transistors 5 and 6, resistor 17 is a load resistor. The signal control voltage is applied to the base of the transistor 5.
V 16 , the control reference bias voltage V 15 is applied to the base of transistor 6, and the output signal current I CQ6 appearing at the collector of transistor 6 is I CQ6 = I p −ΔI p /1+expq/kt (V 16 − V 15 ), and the output signal current I CQ5 appearing at the collector of the transistor 5 is I CQ5 = (I p −ΔI p ) {1−1/1+expq/kt(V 16 −V 15 )}. Output voltage V p output to output terminal 18
When the resistance value of the resistor 14 is R14 , V p =V cc −R 14・I p /1+expq/kt(V 16 −
V 15 )−R 14・ΔI p /1+expq/kt (V 16 −V 15 ), and the DC level in the second term of the above equation is the signal control voltage V 16 applied to the signal control voltage terminal 16.
It changes accordingly. Particularly in semiconductor integrated circuits that require direct coupling to the next-stage circuit, a change in the direct current level of the gain control circuit causes a problem in that the operation level of the next-stage circuit changes.
本発明は上記欠点にかんがみなされたもので、
本発明は固定バイアスがベースに印加される第１
のトランジスタと前記固定バイアスが印加される
とともに交流信号がベースに印加される第２のト
ランジスタからなる第１の差動増幅回路の前記第
１のトランジスタのコレクタには第３、第４のト
ランジスタからなる第２の差動増幅回路の共通エ
ミツタが結合され、前記第２のトランジスタのコ
レクタには第５、第６のトランジスタからなる第
３の差動増幅回路の共通エミツタが結合され、前
記第３、第６のトランジスタのベースには制御基
準バイアスが印加され前記第４、第５のトランジ
スタのベースには信号制御電圧が印加され、前記
第４、第５のトランジスタのコレクタには電流分
流回路を形成する第７のトランジスタのエミツタ
及びダイオードのカソード側が接続され、前記第
７のトランジスタのベースと前記ダイオードのア
ノード側との結合点が前記第３のトランジスタの
コレクタに結合され、かつ、この第３トランジス
タのコレクタが負荷抵抗を介して電源端子に接続
され、前記第６、第７のトランジスタのコレクタ
が電源端子と結合することにより従来の利得制御
回路に存在した出力端子における出力レベルが変
化するという不都合を除去せんとするものであ
る。 The present invention has been made in view of the above drawbacks.
In the present invention, a fixed bias is applied to the base of the first
and a second transistor to which the fixed bias is applied and an alternating current signal is applied to the base of the first differential amplifier circuit. A common emitter of a second differential amplifier circuit consisting of a fifth and a sixth transistor is coupled to the collector of the second transistor, and a common emitter of a third differential amplifier circuit consisting of a fifth and a sixth transistor is coupled to the collector of the second transistor. , a control reference bias is applied to the base of the sixth transistor, a signal control voltage is applied to the bases of the fourth and fifth transistors, and a current shunting circuit is applied to the collectors of the fourth and fifth transistors. The emitter of the seventh transistor to be formed is connected to the cathode side of the diode, the connection point between the base of the seventh transistor and the anode side of the diode is connected to the collector of the third transistor, and The collector of the transistor is connected to the power supply terminal via a load resistor, and the collectors of the sixth and seventh transistors are coupled to the power supply terminal, thereby changing the output level at the output terminal that existed in the conventional gain control circuit. The purpose is to eliminate the inconvenience.
以下、第２図に沿つて本発明の利得制御回路を
説明する。同図において、第１図と同一番号は同
一部分を示す。トランジスタ１，２の対で構成さ
れる第１の差動増幅回路において、定電流源１３
に流れる電流を2Ipとするとトランジスタ１のコ
レクタに現われる出力信号電流ICQ1はICQ1＝Ip＋
ΔIpとなりトランジスタ２のコレクタに現われる
出力信号電流ICQ2はICQ2＝Ip−ΔIpとなる。トラン
ジスタ３，４の対で構成される第２の差動増幅回
路において、制御基準バイアス電源１５の電位を
V15、信号制御用電圧入力端子１６への印加電圧
をV16とすると、トランジスタ３のコレクタに現
われる出力信号電流ICQ3は
ICQ3＝Ip＋ΔIp／１＋expｑ／kt（V16−V15）
となり、トランジスタ４のコレクタに現われる出
力信号電流ICQ4は
ICQ4＝（Ip＋ΔIp）
｛１−１／１＋expｑ／kt（V16−V15）｝
となる。トランジスタ５，６の対で構成される第
３の差動増幅回路においてトランジスタ５のベー
スには前記信号制御用電圧V16、トランジスタ６
のベースには前記制御基準バイアス電源電位V15
が印加され、トランジスタ６のコレクタに現われ
る出力信号電流ICQ6は
ICQ6＝Ip−ΔIp／１＋expｑ／kt（V16−V15）
となり、トランジスタ５のコレクタに現われる出
力信号電流ICQ5は
ICQ5＝（Ip−ΔIp）｛１−１／１＋
expｑ／kt（V16−V15）｝
となる。本発明に係る回路では、トランジスタ１
９とダイオード２０で構成される分流回路が設け
られ、この分流回路を通じて、ICQ4、ICQ5が供給
されると、トランジスタ４，５のコレクタを結合
した点に現われる出力信号電流IAは
IA＝ICQ4＋ICQ5＝2Ip｛１−１／１
＋expｑ／kt（V16−V15）｝
となる。 The gain control circuit of the present invention will be explained below with reference to FIG. In this figure, the same numbers as in FIG. 1 indicate the same parts. In the first differential amplifier circuit composed of a pair of transistors 1 and 2, a constant current source 13
If the current flowing through is 2I p , the output signal current I CQ1 appearing at the collector of transistor 1 is I CQ1 = I p +
The output signal current I CQ2 which becomes ΔI p and appears at the collector of the transistor 2 becomes I CQ2 = I p −ΔI p . In the second differential amplifier circuit composed of a pair of transistors 3 and 4, the potential of the control reference bias power supply 15 is
V 15 and the voltage applied to the signal control voltage input terminal 16 is V 16 , the output signal current I CQ3 appearing at the collector of the transistor 3 is I CQ3 = I p +ΔI p /1+expq/kt (V 16 − V 15 ) Therefore, the output signal current I CQ4 appearing at the collector of the transistor 4 is I CQ4 = (I p +ΔI p ) {1-1/1+expq/kt (V 16 −V 15 )}. In the third differential amplifier circuit composed of a pair of transistors 5 and 6, the signal control voltage V 16 is connected to the base of transistor 5, and transistor 6 is connected to the base of transistor 5.
The base of the control reference bias supply potential V 15
is applied, the output signal current I CQ6 appearing at the collector of transistor 6 is I CQ6 = I p - ΔI p /1 + expq/kt (V 16 - V 15 ), and the output signal current I CQ5 appearing at the collector of transistor 5 is I CQ5 = (I p −ΔI p ) {1-1/1+
expq/kt(V 16 −V 15 )}. In the circuit according to the present invention, the transistor 1
When I CQ4 and I CQ5 are supplied through this shunt circuit, the output signal current I A appearing at the point where the collectors of transistors 4 and 5 are connected is I A =I CQ4 +I CQ5 =2I p {1-1/1
+expq/kt(V 16 −V 15 )}.
ここで、トランジスタ１９とダイオード２０の
ベース・エミツタ電圧VBEおよびベース・エミツ
タ接合飽和電流Isが等しいとするとダイオード２
０には1/2IAの出力信号が現われ、トランジスタ
１９のベースのダイオード２０のアノード側を結
合した点に現われる出力信号電流IBは
IB＝Ip・２＋hFE／１＋hFE｛１−１
／１＋expｑ／kt（V16−V15）｝
となり負荷抵抗１４に流れる電流Itは
It＝ICQ3＋IB＝Ip・２＋hFE／１＋h
FE＋Ip＋ΔIp−Ip・２＋hFE／１＋hFE／１＋expｑ／kt
（V16−V15）
となる。 Here, assuming that the base-emitter voltage V BE and the base-emitter junction saturation current I s of the transistor 19 and the diode 20 are equal, the diode 2
0, an output signal of 1/2I A appears, and the output signal current I B that appears at the point where the base of the transistor 19 is connected to the anode side of the diode 20 is I B = I p · 2 + h FE /1 + h FE {1-1
/1+expq/kt(V 16 −V 15 )}, and the current I t flowing through the load resistor 14 is I t =I CQ3 +I B =I p・2+h FE /1+h
FE +I p +ΔI p −I p・2+h FE /1+h FE /1+expq/kt
(V 16 −V 15 ).
ここで、トランジスタ１９のhFEが十分大きい
とすれば
It＝Ip＋ΔIp／１＋expｑ／kt（V16−V15）
となり出力端子１８に出力される出力電圧Vpは
Vp＝Vcc−R11・Ip
−R11・ΔIp／１＋expｑ／kt（V16−V15）
となり、信号制御電圧V16によつて出力端子にお
ける直流レベルは変化しない。 Here, if h FE of the transistor 19 is sufficiently large, I t = I p + ΔI p /1 + expq/kt (V 16 - V 15 ), and the output voltage V p output to the output terminal 18 is V p = V cc −R 11・I p
−R 11 ·ΔI p /1+expq/kt (V 16 −V 15 ), and the DC level at the output terminal does not change due to the signal control voltage V 16 .
以上、本発明の利得制御回路によれば信号制御
電圧による出力端子における直流レベルの変化と
いう不都合を解消できる。 As described above, according to the gain control circuit of the present invention, it is possible to eliminate the disadvantage of a change in the DC level at the output terminal due to the signal control voltage.
第１図は従来の利得制御回路図、第２図は本発
明の利得制御回路図である。
１，２，３，４，５……差動増幅器トランジス
タ、７，８……ベースバイアス用抵抗、９，１０
……エミツタ抵抗、１１……バイアス用定電圧
源、１２……入力端子、１３……定電流源、１
４，１７……負荷抵抗、１５……制御基準バイア
ス、１６……信号制御用電圧端子、１８……出力
端子、１９……1/2分流回路用トランジスタ、２
０……1/2分流回路用ダイオード。
FIG. 1 is a conventional gain control circuit diagram, and FIG. 2 is a gain control circuit diagram of the present invention. 1, 2, 3, 4, 5... Differential amplifier transistor, 7, 8... Base bias resistor, 9, 10
... Emitter resistance, 11 ... Constant voltage source for bias, 12 ... Input terminal, 13 ... Constant current source, 1
4, 17... Load resistance, 15... Control reference bias, 16... Signal control voltage terminal, 18... Output terminal, 19... 1/2 shunt circuit transistor, 2
0...Diode for 1/2 shunt circuit.
Claims (1)
ランジスタと、前記固定バイアスとともに交流信
号がベースに印加される第２のトランジスタとか
らなる第１の差動増幅回路と、前記第１のトラン
ジスタのコレクタにエミツタが接続された第３の
トランジスタと第４のトランジスタとからなる第
２の差動増幅回路と、前記第２のトランジスタの
コレクタにエミツタが接続された第５のトランジ
スタと第６のトランジスタからなる第３の差動増
幅回路と、前記第４、第５のトランジスタのコレ
クタにエミツタが接続された第７のトランジスタ
と、前記第７のトランジスタのエミツタ・ベース
にカソード・アノードがそれぞれ接続されたダイ
オードと、前記ダイオードのアノードに一方端子
が、電源端子に他方端子が接続された負荷抵抗と
を備え、前記第３、第６トランジスタのベースに
は制御基準バイアスが印加され、前記第４、第５
のトランジスタのベースには制御電圧が印加され
ることを特徴とする利得制御回路。1. A first differential amplifier circuit consisting of a first transistor to which a fixed bias is applied to the base, and a second transistor to which an AC signal is applied to the base together with the fixed bias, and a collector of the first transistor. a second differential amplifier circuit comprising a third transistor and a fourth transistor whose emitters are connected to the collector of the second transistor; and a fifth transistor and a sixth transistor whose emitters are connected to the collector of the second transistor. a third differential amplifier circuit, a seventh transistor having an emitter connected to the collectors of the fourth and fifth transistors, and a cathode and an anode connected to the emitter and base of the seventh transistor, respectively. a load resistor having one terminal connected to the anode of the diode and the other terminal connected to a power supply terminal; a control reference bias is applied to the bases of the third and sixth transistors; 5
A gain control circuit characterized in that a control voltage is applied to the base of the transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085851A JPS58201414A (en) | 1982-05-20 | 1982-05-20 | Gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085851A JPS58201414A (en) | 1982-05-20 | 1982-05-20 | Gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201414A JPS58201414A (en) | 1983-11-24 |
| JPH0344449B2 true JPH0344449B2 (en) | 1991-07-08 |
Family
ID=13870368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085851A Granted JPS58201414A (en) | 1982-05-20 | 1982-05-20 | Gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201414A (en) |
-
1982
- 1982-05-20 JP JP57085851A patent/JPS58201414A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201414A (en) | 1983-11-24 |
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