JPH0344449B2 - - Google Patents
Info
- Publication number
- JPH0344449B2 JPH0344449B2 JP8585182A JP8585182A JPH0344449B2 JP H0344449 B2 JPH0344449 B2 JP H0344449B2 JP 8585182 A JP8585182 A JP 8585182A JP 8585182 A JP8585182 A JP 8585182A JP H0344449 B2 JPH0344449 B2 JP H0344449B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- differential amplifier
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements
- H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid-state elements in emitter-coupled or cascode amplifiers
Landscapes
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は２対の差動増幅回路に印加される信号
制御電圧によつて出力端子における直流レベルが
変化しない利得制御回路を提供するものである。
第１図は従来の利得制御回路を示す図である。同
図において、１〜６はnpnトランジスタである。
トランジスタ１，２で構成される差動増幅回路に
おいて、７，８はベースバイアス用抵抗、９，１
０はエミツタ抵抗、１１はバイアス用定電圧源、
１２は入力端子、１３は定電流源である。定電流
源１３に流れる定電流を2Ipとするとトランジス
タ１のコレクタに現われる出力信号電流ICQ1は定
電流源に流れる定電流値の半分の定電流（以下
“Ip”と記す）と入力端子１２に印加される交流
信号の変化分（以下“ΔIp”と記す）の和の電流
ICQ1＝Ip＋ΔIpとなり、トランジスタ２のコレクタ
に現われる出力信号電流ICQ2はICQ2＝Ip−ΔIpとな
る。
制御電圧によつて出力端子における直流レベルが
変化しない利得制御回路を提供するものである。
第１図は従来の利得制御回路を示す図である。同
図において、１〜６はnpnトランジスタである。
トランジスタ１，２で構成される差動増幅回路に
おいて、７，８はベースバイアス用抵抗、９，１
０はエミツタ抵抗、１１はバイアス用定電圧源、
１２は入力端子、１３は定電流源である。定電流
源１３に流れる定電流を2Ipとするとトランジス
タ１のコレクタに現われる出力信号電流ICQ1は定
電流源に流れる定電流値の半分の定電流（以下
“Ip”と記す）と入力端子１２に印加される交流
信号の変化分（以下“ΔIp”と記す）の和の電流
ICQ1＝Ip＋ΔIpとなり、トランジスタ２のコレクタ
に現われる出力信号電流ICQ2はICQ2＝Ip−ΔIpとな
る。
トランジスタ３，４で構成される差動増幅回路
において、抵抗１４は負荷抵抗、１５は制御基準
バイアス、１６は信号制御用電圧端子である。制
御基準バイアス１５の印加電圧をV15、信号制御
用電圧端子１６の印加電圧をV16とすると、トラ
ンジスタ３のコレクタに現われる出力信号電流
ICQ3は ICQ3＝Ip＋ΔIp／１＋expｑ／kt（V16−V15） となり、トランジスタ４のコレクタに現われる出
力信号電流（ICQ4）は ICQ4＝ICQ1−ICQ3 ＝（Ip＋ΔIp）｛１−１／１＋expｑ／kt（V16−V15
）｝ となる。トランジスタ５，６で構成される差動増
幅回路において、抵抗１７は負荷抵抗である。ト
ランジスタ５のベースには前記信号制御用電圧
V16、トランジスタ６のベースには前記制御基準
バイアス電圧V15が印加され、トランジスタ６の
コレクタに現われる出力信号電流ICQ6は ICQ6＝Ip−ΔIp／１＋expｑ／kt（V16−V15） となりトランジスタ５のコレクタに現われる出力
信号電流ICQ5は ICQ5＝（Ip−ΔIp） ｛１−１／１＋expｑ／kt（V16−V15）｝ となる。出力端子１８に出力される出力電圧Vp
は、抵抗１４の抵抗値をR14とするとき、 Vp＝Vcc−R14・Ip／１＋expｑ／kt（V16−
V15）−R14・ΔIp／１＋expｑ／kt（V16−V15） となり、上式第２項の直流レベルは前記信号制御
用電圧端子１６に印加される信号制御電圧V16
に、よつて変化する。特に、次段回路への直接結
合が要求される半導体集積回路においては、利得
制御回路の直流レベルが変化することにより次段
回路の動作レベルが変化するという不都合が生じ
る。
において、抵抗１４は負荷抵抗、１５は制御基準
バイアス、１６は信号制御用電圧端子である。制
御基準バイアス１５の印加電圧をV15、信号制御
用電圧端子１６の印加電圧をV16とすると、トラ
ンジスタ３のコレクタに現われる出力信号電流
ICQ3は ICQ3＝Ip＋ΔIp／１＋expｑ／kt（V16−V15） となり、トランジスタ４のコレクタに現われる出
力信号電流（ICQ4）は ICQ4＝ICQ1−ICQ3 ＝（Ip＋ΔIp）｛１−１／１＋expｑ／kt（V16−V15
）｝ となる。トランジスタ５，６で構成される差動増
幅回路において、抵抗１７は負荷抵抗である。ト
ランジスタ５のベースには前記信号制御用電圧
V16、トランジスタ６のベースには前記制御基準
バイアス電圧V15が印加され、トランジスタ６の
コレクタに現われる出力信号電流ICQ6は ICQ6＝Ip−ΔIp／１＋expｑ／kt（V16−V15） となりトランジスタ５のコレクタに現われる出力
信号電流ICQ5は ICQ5＝（Ip−ΔIp） ｛１−１／１＋expｑ／kt（V16−V15）｝ となる。出力端子１８に出力される出力電圧Vp
は、抵抗１４の抵抗値をR14とするとき、 Vp＝Vcc−R14・Ip／１＋expｑ／kt（V16−
V15）−R14・ΔIp／１＋expｑ／kt（V16−V15） となり、上式第２項の直流レベルは前記信号制御
用電圧端子１６に印加される信号制御電圧V16
に、よつて変化する。特に、次段回路への直接結
合が要求される半導体集積回路においては、利得
制御回路の直流レベルが変化することにより次段
回路の動作レベルが変化するという不都合が生じ
る。
本発明は上記欠点にかんがみなされたもので、
本発明は固定バイアスがベースに印加される第１
のトランジスタと前記固定バイアスが印加される
とともに交流信号がベースに印加される第２のト
ランジスタからなる第１の差動増幅回路の前記第
１のトランジスタのコレクタには第３、第４のト
ランジスタからなる第２の差動増幅回路の共通エ
ミツタが結合され、前記第２のトランジスタのコ
レクタには第５、第６のトランジスタからなる第
３の差動増幅回路の共通エミツタが結合され、前
記第３、第６のトランジスタのベースには制御基
準バイアスが印加され前記第４、第５のトランジ
スタのベースには信号制御電圧が印加され、前記
第４、第５のトランジスタのコレクタには電流分
流回路を形成する第７のトランジスタのエミツタ
及びダイオードのカソード側が接続され、前記第
７のトランジスタのベースと前記ダイオードのア
ノード側との結合点が前記第３のトランジスタの
コレクタに結合され、かつ、この第３トランジス
タのコレクタが負荷抵抗を介して電源端子に接続
され、前記第６、第７のトランジスタのコレクタ
が電源端子と結合することにより従来の利得制御
回路に存在した出力端子における出力レベルが変
化するという不都合を除去せんとするものであ
る。
本発明は固定バイアスがベースに印加される第１
のトランジスタと前記固定バイアスが印加される
とともに交流信号がベースに印加される第２のト
ランジスタからなる第１の差動増幅回路の前記第
１のトランジスタのコレクタには第３、第４のト
ランジスタからなる第２の差動増幅回路の共通エ
ミツタが結合され、前記第２のトランジスタのコ
レクタには第５、第６のトランジスタからなる第
３の差動増幅回路の共通エミツタが結合され、前
記第３、第６のトランジスタのベースには制御基
準バイアスが印加され前記第４、第５のトランジ
スタのベースには信号制御電圧が印加され、前記
第４、第５のトランジスタのコレクタには電流分
流回路を形成する第７のトランジスタのエミツタ
及びダイオードのカソード側が接続され、前記第
７のトランジスタのベースと前記ダイオードのア
ノード側との結合点が前記第３のトランジスタの
コレクタに結合され、かつ、この第３トランジス
タのコレクタが負荷抵抗を介して電源端子に接続
され、前記第６、第７のトランジスタのコレクタ
が電源端子と結合することにより従来の利得制御
回路に存在した出力端子における出力レベルが変
化するという不都合を除去せんとするものであ
る。
以下、第２図に沿つて本発明の利得制御回路を
説明する。同図において、第１図と同一番号は同
一部分を示す。トランジスタ１，２の対で構成さ
れる第１の差動増幅回路において、定電流源１３
に流れる電流を2Ipとするとトランジスタ１のコ
レクタに現われる出力信号電流ICQ1はICQ1＝Ip＋
ΔIpとなりトランジスタ２のコレクタに現われる
出力信号電流ICQ2はICQ2＝Ip−ΔIpとなる。トラン
ジスタ３，４の対で構成される第２の差動増幅回
路において、制御基準バイアス電源１５の電位を
V15、信号制御用電圧入力端子１６への印加電圧
をV16とすると、トランジスタ３のコレクタに現
われる出力信号電流ICQ3は ICQ3＝Ip＋ΔIp／１＋expｑ／kt（V16−V15） となり、トランジスタ４のコレクタに現われる出
力信号電流ICQ4は ICQ4＝（Ip＋ΔIp） ｛１−１／１＋expｑ／kt（V16−V15）｝ となる。トランジスタ５，６の対で構成される第
３の差動増幅回路においてトランジスタ５のベー
スには前記信号制御用電圧V16、トランジスタ６
のベースには前記制御基準バイアス電源電位V15
が印加され、トランジスタ６のコレクタに現われ
る出力信号電流ICQ6は ICQ6＝Ip−ΔIp／１＋expｑ／kt（V16−V15） となり、トランジスタ５のコレクタに現われる出
力信号電流ICQ5は ICQ5＝（Ip−ΔIp）｛１−１／１＋
expｑ／kt（V16−V15）｝ となる。本発明に係る回路では、トランジスタ１
９とダイオード２０で構成される分流回路が設け
られ、この分流回路を通じて、ICQ4、ICQ5が供給
されると、トランジスタ４，５のコレクタを結合
した点に現われる出力信号電流IAは IA＝ICQ4＋ICQ5＝2Ip｛１−１／１
＋expｑ／kt（V16−V15）｝ となる。
説明する。同図において、第１図と同一番号は同
一部分を示す。トランジスタ１，２の対で構成さ
れる第１の差動増幅回路において、定電流源１３
に流れる電流を2Ipとするとトランジスタ１のコ
レクタに現われる出力信号電流ICQ1はICQ1＝Ip＋
ΔIpとなりトランジスタ２のコレクタに現われる
出力信号電流ICQ2はICQ2＝Ip−ΔIpとなる。トラン
ジスタ３，４の対で構成される第２の差動増幅回
路において、制御基準バイアス電源１５の電位を
V15、信号制御用電圧入力端子１６への印加電圧
をV16とすると、トランジスタ３のコレクタに現
われる出力信号電流ICQ3は ICQ3＝Ip＋ΔIp／１＋expｑ／kt（V16−V15） となり、トランジスタ４のコレクタに現われる出
力信号電流ICQ4は ICQ4＝（Ip＋ΔIp） ｛１−１／１＋expｑ／kt（V16−V15）｝ となる。トランジスタ５，６の対で構成される第
３の差動増幅回路においてトランジスタ５のベー
スには前記信号制御用電圧V16、トランジスタ６
のベースには前記制御基準バイアス電源電位V15
が印加され、トランジスタ６のコレクタに現われ
る出力信号電流ICQ6は ICQ6＝Ip−ΔIp／１＋expｑ／kt（V16−V15） となり、トランジスタ５のコレクタに現われる出
力信号電流ICQ5は ICQ5＝（Ip−ΔIp）｛１−１／１＋
expｑ／kt（V16−V15）｝ となる。本発明に係る回路では、トランジスタ１
９とダイオード２０で構成される分流回路が設け
られ、この分流回路を通じて、ICQ4、ICQ5が供給
されると、トランジスタ４，５のコレクタを結合
した点に現われる出力信号電流IAは IA＝ICQ4＋ICQ5＝2Ip｛１−１／１
＋expｑ／kt（V16−V15）｝ となる。
ここで、トランジスタ１９とダイオード２０の
ベース・エミツタ電圧VBEおよびベース・エミツ
タ接合飽和電流Isが等しいとするとダイオード２
０には1/2IAの出力信号が現われ、トランジスタ
１９のベースのダイオード２０のアノード側を結
合した点に現われる出力信号電流IBは IB＝Ip・２＋hFE／１＋hFE｛１−１
／１＋expｑ／kt（V16−V15）｝ となり負荷抵抗１４に流れる電流Itは It＝ICQ3＋IB＝Ip・２＋hFE／１＋h
FE＋Ip＋ΔIp−Ip・２＋hFE／１＋hFE／１＋expｑ／kt
（V16−V15） となる。
ベース・エミツタ電圧VBEおよびベース・エミツ
タ接合飽和電流Isが等しいとするとダイオード２
０には1/2IAの出力信号が現われ、トランジスタ
１９のベースのダイオード２０のアノード側を結
合した点に現われる出力信号電流IBは IB＝Ip・２＋hFE／１＋hFE｛１−１
／１＋expｑ／kt（V16−V15）｝ となり負荷抵抗１４に流れる電流Itは It＝ICQ3＋IB＝Ip・２＋hFE／１＋h
FE＋Ip＋ΔIp−Ip・２＋hFE／１＋hFE／１＋expｑ／kt
（V16−V15） となる。
ここで、トランジスタ１９のhFEが十分大きい
とすれば It＝Ip＋ΔIp／１＋expｑ／kt（V16−V15） となり出力端子１８に出力される出力電圧Vpは Vp＝Vcc−R11・Ip
−R11・ΔIp／１＋expｑ／kt（V16−V15） となり、信号制御電圧V16によつて出力端子にお
ける直流レベルは変化しない。
とすれば It＝Ip＋ΔIp／１＋expｑ／kt（V16−V15） となり出力端子１８に出力される出力電圧Vpは Vp＝Vcc−R11・Ip
−R11・ΔIp／１＋expｑ／kt（V16−V15） となり、信号制御電圧V16によつて出力端子にお
ける直流レベルは変化しない。
以上、本発明の利得制御回路によれば信号制御
電圧による出力端子における直流レベルの変化と
いう不都合を解消できる。
電圧による出力端子における直流レベルの変化と
いう不都合を解消できる。
第１図は従来の利得制御回路図、第２図は本発
明の利得制御回路図である。 １，２，３，４，５……差動増幅器トランジス
タ、７，８……ベースバイアス用抵抗、９，１０
……エミツタ抵抗、１１……バイアス用定電圧
源、１２……入力端子、１３……定電流源、１
４，１７……負荷抵抗、１５……制御基準バイア
ス、１６……信号制御用電圧端子、１８……出力
端子、１９……1/2分流回路用トランジスタ、２
０……1/2分流回路用ダイオード。
明の利得制御回路図である。 １，２，３，４，５……差動増幅器トランジス
タ、７，８……ベースバイアス用抵抗、９，１０
……エミツタ抵抗、１１……バイアス用定電圧
源、１２……入力端子、１３……定電流源、１
４，１７……負荷抵抗、１５……制御基準バイア
ス、１６……信号制御用電圧端子、１８……出力
端子、１９……1/2分流回路用トランジスタ、２
０……1/2分流回路用ダイオード。
Claims (1)
- １ 固定バイアスがベースに印加される第１のト
ランジスタと、前記固定バイアスとともに交流信
号がベースに印加される第２のトランジスタとか
らなる第１の差動増幅回路と、前記第１のトラン
ジスタのコレクタにエミツタが接続された第３の
トランジスタと第４のトランジスタとからなる第
２の差動増幅回路と、前記第２のトランジスタの
コレクタにエミツタが接続された第５のトランジ
スタと第６のトランジスタからなる第３の差動増
幅回路と、前記第４、第５のトランジスタのコレ
クタにエミツタが接続された第７のトランジスタ
と、前記第７のトランジスタのエミツタ・ベース
にカソード・アノードがそれぞれ接続されたダイ
オードと、前記ダイオードのアノードに一方端子
が、電源端子に他方端子が接続された負荷抵抗と
を備え、前記第３、第６トランジスタのベースに
は制御基準バイアスが印加され、前記第４、第５
のトランジスタのベースには制御電圧が印加され
ることを特徴とする利得制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085851A JPS58201414A (ja) | 1982-05-20 | 1982-05-20 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085851A JPS58201414A (ja) | 1982-05-20 | 1982-05-20 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58201414A JPS58201414A (ja) | 1983-11-24 |
| JPH0344449B2 true JPH0344449B2 (ja) | 1991-07-08 |
Family
ID=13870368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085851A Granted JPS58201414A (ja) | 1982-05-20 | 1982-05-20 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201414A (ja) |
-
1982
- 1982-05-20 JP JP57085851A patent/JPS58201414A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58201414A (ja) | 1983-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61230411A (ja) | 電気回路 | |
| JPS6212691B2 (ja) | ||
| JPS6212692B2 (ja) | ||
| JPH0682308B2 (ja) | 電流源回路配置 | |
| JPH0344449B2 (ja) | ||
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH0145766B2 (ja) | ||
| JPH0434567Y2 (ja) | ||
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPH0347010B2 (ja) | ||
| JP2739905B2 (ja) | インターフエイス回路 | |
| JPH0411042B2 (ja) | ||
| JPH0540577Y2 (ja) | ||
| JPH0622300B2 (ja) | 電流―電圧変換回路および電流―電流変換回路 | |
| JPS5827539Y2 (ja) | 音声増幅器 | |
| JPS645369Y2 (ja) | ||
| JPH07336161A (ja) | 差動増幅器 | |
| JPS6323573B2 (ja) | ||
| JPH036022Y2 (ja) | ||
| JPH026684Y2 (ja) | ||
| JPH0326670Y2 (ja) | ||
| JPH0349461Y2 (ja) | ||
| JP2661138B2 (ja) | 電流増幅回路 | |
| JP3784910B2 (ja) | 出力回路 | |
| JPH0332096Y2 (ja) |