JPH0344967A - Manufacture of semiconductor device - Google Patents
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- JPH0344967A JPH0344967A JP18098689A JP18098689A JPH0344967A JP H0344967 A JPH0344967 A JP H0344967A JP 18098689 A JP18098689 A JP 18098689A JP 18098689 A JP18098689 A JP 18098689A JP H0344967 A JPH0344967 A JP H0344967A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に、 InPのショッ
トキー接合を含む半導体装置の製造方法に関し。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a semiconductor device including an InP Schottky junction.
InPのショットキー接合を実効的に実現する方法を目
的とし。The purpose of this study is to develop a method for effectively realizing InP Schottky junctions.
一導電型のInP結晶上に一導電型のGaAsエピタキ
シャル原子層を原子層エピタキシーにより形成した後、
該GaAsエピタキシャル原子層に接して金属電極を形
成することにより、実効的にInPのショットキー接合
を形成する工程を含む半導体装置の製造方法により構成
する。After forming an epitaxial atomic layer of GaAs of one conductivity type on an InP crystal of one conductivity type by atomic layer epitaxy,
The semiconductor device manufacturing method includes a step of effectively forming an InP Schottky junction by forming a metal electrode in contact with the GaAs epitaxial atomic layer.
〔産業上の利用分野]
本発明は半導体装置の製造方法に係り5特にInPのシ
ョットキー接合を含む半導体装置の製造方法に関する。[Industrial Field of Application] The present invention relates to a method of manufacturing a semiconductor device, and particularly relates to a method of manufacturing a semiconductor device including an InP Schottky junction.
近年めざましい発展を続けている光通信技術の一つとし
て、光電子集積回路(OEIC)がある。Optoelectronic integrated circuits (OEICs) are one of the optical communication technologies that have continued to make remarkable progress in recent years.
これは、−チップ内に光電変換部と増幅部を有すること
を一つの特徴としている。特に、1μm帯の0EICで
は、 InGaAs/InPまたはInGaAsP/
InPヘテロ接合素子を受光部とし、 rnP電界効果
トランジスタ(InP FET)を増幅部とするのが一
般的である。One feature of this is that it has a photoelectric conversion section and an amplification section within the chip. In particular, for 0EIC in the 1 μm band, InGaAs/InP or InGaAsP/
Generally, an InP heterojunction element is used as a light receiving section, and an rnP field effect transistor (InP FET) is used as an amplifying section.
従って、 InP結晶を基板として、その上に各種の半
導体装置を集積する技術が必要とされる。Therefore, there is a need for a technique for integrating various semiconductor devices on an InP crystal substrate.
従来、rnPFETでは、n型の導電性をもつInPに
アクセプタ不純物を熱拡散させて p−n接合と空乏層
を形成することが行われてきた。Conventionally, in an rnPFET, a pn junction and a depletion layer have been formed by thermally diffusing acceptor impurities into InP, which has n-type conductivity.
しかし、このような不純物拡散を用いる方法では約60
0’Cの高温プロセスを必要とするのでInP結晶がダ
メージを受けやすく、また、拡散深さの制御が難しいな
どの難点があった。製造工程も複雑で、コスト高となっ
ていた。However, in this method using impurity diffusion, about 60
Since a high-temperature process of 0'C is required, the InP crystal is easily damaged, and the diffusion depth is difficult to control. The manufacturing process was also complex and costly.
一方、空乏層を簡単に形成する方法としてショットキー
接合があるが、 InPのショットキー接合は現在のと
ころ実現が難しい。On the other hand, a Schottky junction is a method for easily forming a depletion layer, but it is currently difficult to realize an InP Schottky junction.
〔発明が解決しようとする課題]
本発明は、 InP結晶の上に極く薄いGaAsエピタ
キシャル原子層を形成して、実効的にInPのショット
キー接合の機能を有する空乏層接合部を実現する低温プ
ロセスを提供し、素子特性の向上を図るとともに、製造
工程を簡単にしてコスト低下を図ることを目的とする。[Problems to be Solved by the Invention] The present invention provides a low-temperature method that forms an extremely thin GaAs epitaxial atomic layer on an InP crystal to realize a depletion layer junction that effectively functions as an InP Schottky junction. The purpose is to provide a process to improve device characteristics, and to simplify the manufacturing process and reduce costs.
上記課題は、−導電型のInP結晶2上に一導電型のG
aAsエピタキシャル原子層3を原子層エピタキシーに
より形成した後、該GaAsエピタキシャル原子層3に
接して金属電極4を形成することにより、実効的にIn
Pのショットキー接合を形成する工程を含む半導体装置
の製造方法によって解決される。The above problem is to
After forming the aAs epitaxial atomic layer 3 by atomic layer epitaxy, by forming the metal electrode 4 in contact with the GaAs epitaxial atomic layer 3, it is possible to effectively
The problem is solved by a semiconductor device manufacturing method including a step of forming a P Schottky junction.
〔作用]
本発明では、実効的にInPのショットキー接合を形成
する方法として、原子層エビクキシー技術を利用する。[Operation] In the present invention, atomic layer eviction technology is used as a method for effectively forming an InP Schottky junction.
即ち、−導電型のrnP結晶上に一導電型のGaAs層
を数原子層乃至数十原子層成長させる。That is, a GaAs layer of one conductivity type is grown on a -conductivity type rnP crystal by several atomic layers to several tens of atomic layers.
第1図は、原子層エピタキシーにより成長したInP結
晶上のGaAs原子層を模式的に表したものである。
InP結晶上にGa層とAs層が1層づつ順次成長する
。さらにその上に金属電極を付着してGaAsショット
キー接合を形成する。GaAsにおいては。FIG. 1 schematically represents a GaAs atomic layer on an InP crystal grown by atomic layer epitaxy.
A Ga layer and an As layer are sequentially grown one layer at a time on the InP crystal. Further, a metal electrode is attached thereon to form a GaAs Schottky junction. In GaAs.
例えばAIのような金属と良好なショットキー接合を作
る技術が既に確立されている。For example, technology for making good Schottky junctions with metals such as AI has already been established.
ところで、 GaAs層を数十穴程度に薄く形成すれば
、空乏層はInP結晶内に形成されることになり。By the way, if the GaAs layer is formed as thin as several tens of holes, a depletion layer will be formed within the InP crystal.
実効的にInPシゴットキー接合が形成されたことにな
り、実験的にもショットキー接合の機能を有することが
示される。This means that an InP Schottky junction has been effectively formed, and it has been experimentally shown that it has the function of a Schottky junction.
〔実施例] 以下2本発明の実施例について説明する。〔Example] Two embodiments of the present invention will be described below.
第2図(a)乃至(d)は実施例で1本発明の方法を適
用したショットキー接合ダイオードの製造工程を説明す
るための断面図であり、lばInP基板でn”4nP基
板22はバッファ層でn−1nP。FIGS. 2(a) to 2(d) are cross-sectional views for explaining the manufacturing process of a Schottky junction diode to which the method of the present invention is applied as an example. n-1nP in buffer layer.
3はGaAsのエピタキシャル原子層、4は金属電極で
AI電極、5は基板側電極を表す。3 is a GaAs epitaxial atomic layer, 4 is a metal electrode (AI electrode), and 5 is a substrate side electrode.
以下、第2図(a)乃至(d)を参照しながら説明する
。This will be explained below with reference to FIGS. 2(a) to 2(d).
第2図(a)参照
厚さ350μmのSnドープ(100) n” −1n
P基板(n −2X 10 ”cm−’) lの上に、
厚さ2層mのSnドープn 4nP (n = 2 X
1016cm−”)のバッファ層2を有機金属化学気
相堆積(MOCVD)法によりエピタキシャル成長する
。Figure 2 (a) Sn-doped (100) n''-1n with reference thickness of 350 μm
On the P substrate (n −2X 10 “cm−’) l,
Sn-doped n 4nP with a thickness of 2 m (n = 2
A buffer layer 2 having a thickness of 1016 cm-'' is epitaxially grown by metal organic chemical vapor deposition (MOCVD).
第2図(b)参照
Gaソースとしてトリメチルガリウム、 Asソースと
してアルシンを用い、基板温度を450″Cにしてバッ
ファ層2の上に、 SnドープGaAs層(n=2x1
0 ”cm−’)を゛原子層エピタキシーにより、5原
子層戒長する。1原子層とはGaとAsの一対の層をい
い、5原子層の厚さは14人である。Refer to FIG. 2(b) Using trimethyl gallium as a Ga source and arsine as an As source, a Sn-doped GaAs layer (n=2x1
0 cm-') is grown to 5 atomic layers by atomic layer epitaxy. 1 atomic layer refers to a pair of layers of Ga and As, and the thickness of 5 atomic layers is 14 layers.
第2図(C)参照
GaAsのエピタキシャル原子層3の上に、 AIを厚
さ1000人に蒸着してAI電極4を形成する。Refer to FIG. 2(C), on the GaAs epitaxial atomic layer 3, an AI electrode 4 is formed by vapor depositing AI to a thickness of 1000 nm.
第2図(d)参照
n”−InP基板1側にAuとSnを蒸着しアロイ化し
て厚さ3000人の基板側電極5を形成する。Referring to FIG. 2(d), Au and Sn are deposited on the n''-InP substrate 1 side to form an alloy to form a substrate side electrode 5 having a thickness of 3000 mm.
AI電極4はショットキー電極を形成し、基板側電極5
はオーミック電極を形成する。The AI electrode 4 forms a Schottky electrode, and the substrate side electrode 5
forms an ohmic electrode.
このようにして製造したショットキー接合型ダイオード
は、介在させたGaAsエピタキシャル原子層3の厚さ
は極めて小さく、空乏層の広がりはInPのキャリア濃
度と外から印加した電圧だけで正確にきまる。このこと
は、C−V測定から求めた1/C2−Vプロットが直線
になることから確かめられた。In the Schottky junction diode manufactured in this manner, the thickness of the interposed GaAs epitaxial atomic layer 3 is extremely small, and the spread of the depletion layer is accurately determined only by the carrier concentration of InP and the voltage applied from the outside. This was confirmed because the 1/C2-V plot obtained from the CV measurement was a straight line.
また、順方向の電流−電圧特性
Ir =Aexp (qVy /nkT)から決まる理
想因子nの値がほぼ1になった。Further, the value of the ideality factor n determined from the forward current-voltage characteristic Ir = Aexp (qVy /nkT) became approximately 1.
これらのことから、空乏層がInP内に広がっており、
実効的にほぼ完全なInPショットキー接合が形成され
ていると考えることができる。From these facts, the depletion layer spreads within InP,
It can be considered that an almost perfect InP Schottky junction is effectively formed.
第3図にこのショットキー接合ダイオードのエネルギー
バンド図を示す。空乏層がバッファ層2のTnP結晶内
に形成され、実効的にInPショットキー接合が形成さ
れている。InPとGaAsのエネルギーギャップE9
は、常温でそれぞれ、 1.35eV。FIG. 3 shows an energy band diagram of this Schottky junction diode. A depletion layer is formed within the TnP crystal of the buffer layer 2, effectively forming an InP Schottky junction. Energy gap E9 between InP and GaAs
are respectively 1.35 eV at room temperature.
1.42eVである。It is 1.42eV.
逆方向の暗電流も、従来のp−n接合の場合に比べて著
しく減少した。これは、 GaAsエピタキシャル原子
層3の成長温度が450°Cであるので、従来、熱拡散
で問題となっていた熱ダメージがほとんどなくなったた
めである。The dark current in the reverse direction was also significantly reduced compared to the conventional p-n junction case. This is because the growth temperature of the GaAs epitaxial atomic layer 3 is 450.degree. C., so that thermal damage, which has conventionally been a problem due to thermal diffusion, is almost eliminated.
良好なInPショットキー接合が実効的に形成されるG
aAsエピタキシャル原子層3の厚さは3原子層以上で
、上限は40層程度である。G that effectively forms a good InP Schottky junction
The thickness of the aAs epitaxial atomic layer 3 is three or more atomic layers, and the upper limit is about 40 layers.
なお1本実施例ではn型のInP結晶上にn型のGaA
sエピタキシャル原子層を形成したが、p型のInP結
晶上にp型のGaAsエピタキシャル原子層を形成する
ようにしてもよい。Note that in this example, n-type GaA is deposited on n-type InP crystal.
Although the s-epitaxial atomic layer is formed, a p-type GaAs epitaxial atomic layer may be formed on a p-type InP crystal.
rnPFETのゲート部の形成に2以上述べた方法を適
用できることは勿論である。Of course, the two or more methods described above can be applied to the formation of the gate portion of the rnPFET.
以上説明した様に1本発明によれば、従来形成が困難で
あったInPのショットキー接合を実効的に形成するこ
とができる。As explained above, according to the present invention, it is possible to effectively form an InP Schottky junction, which has been difficult to form conventionally.
本発明は、高温プロセスを必要とせずにInPのショッ
トキー接合が実現できるので、 InPを基板とする光
電子集積回路に適用するとき、効果が大きい。The present invention can realize an InP Schottky junction without requiring a high-temperature process, so it is highly effective when applied to optoelectronic integrated circuits using InP as a substrate.
第1図はInP結晶上のGaAs原子層を模式的に示す
図。
第2図(a)乃至(d)は実施例で、シヨ・ノドキー接
合ダイオードの製造工程を説明するための断面図。
第3図はエネルギーバンド図
である。図において。
1はInP基牟反であってn”−InP基板。
2はバッファ層であってn4nP結晶。
3はGaAsエピタキシャル原子層。
4は金属電極であって旧電極
5は基板側電極
トP頽晶ヒのGαAS臣子、q
葛
幻
工不1しマーへントロ
事
圓FIG. 1 is a diagram schematically showing a GaAs atomic layer on an InP crystal. FIGS. 2(a) to 2(d) are cross-sectional views for explaining the manufacturing process of a horizontal-nodky junction diode according to an embodiment. FIG. 3 is an energy band diagram. In fig. 1 is an InP substrate and is an n''-InP substrate. 2 is a buffer layer and is an n4nP crystal. 3 is a GaAs epitaxial atomic layer. 4 is a metal electrode, and the old electrode 5 is a substrate side electrode and a P crystal. Hi's GαAS Omiko, q.
Claims (1)
ピタキシャル原子層(3)を原子層エピタキシーにより
形成した後、該GaAsエピタキシャル原子層(3)に
接して金属電極(4)を形成することにより、実効的に
InPのショットキー接合を形成する工程を含むことを
特徴とする半導体装置の製造方法。After forming a GaAs epitaxial atomic layer (3) of one conductivity type on an InP crystal (2) of one conductivity type by atomic layer epitaxy, a metal electrode (4) is formed in contact with the GaAs epitaxial atomic layer (3). A method for manufacturing a semiconductor device, comprising the step of effectively forming an InP Schottky junction.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18098689A JP2789689B2 (en) | 1989-07-12 | 1989-07-12 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18098689A JP2789689B2 (en) | 1989-07-12 | 1989-07-12 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344967A true JPH0344967A (en) | 1991-02-26 |
| JP2789689B2 JP2789689B2 (en) | 1998-08-20 |
Family
ID=16092744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18098689A Expired - Lifetime JP2789689B2 (en) | 1989-07-12 | 1989-07-12 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789689B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| JP2010034344A (en) * | 2008-07-30 | 2010-02-12 | Sumco Corp | Method of measuring specific resistance value of semiconductor wafer |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
-
1989
- 1989-07-12 JP JP18098689A patent/JP2789689B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| JP2010034344A (en) * | 2008-07-30 | 2010-02-12 | Sumco Corp | Method of measuring specific resistance value of semiconductor wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789689B2 (en) | 1998-08-20 |
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