JPH0344967A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0344967A JPH0344967A JP18098689A JP18098689A JPH0344967A JP H0344967 A JPH0344967 A JP H0344967A JP 18098689 A JP18098689 A JP 18098689A JP 18098689 A JP18098689 A JP 18098689A JP H0344967 A JPH0344967 A JP H0344967A
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- schottky junction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置の製造方法に係り、特に、 ＩｎＰのショッ
トキー接合を含む半導体装置の製造方法に関し。
トキー接合を含む半導体装置の製造方法に関し。
ＩｎＰのショットキー接合を実効的に実現する方法を目
的とし。
的とし。
一導電型のＩｎＰ結晶上に一導電型のＧａＡｓエピタキ
シャル原子層を原子層エピタキシーにより形成した後、
該ＧａＡｓエピタキシャル原子層に接して金属電極を形
成することにより、実効的にＩｎＰのショットキー接合
を形成する工程を含む半導体装置の製造方法により構成
する。
シャル原子層を原子層エピタキシーにより形成した後、
該ＧａＡｓエピタキシャル原子層に接して金属電極を形
成することにより、実効的にＩｎＰのショットキー接合
を形成する工程を含む半導体装置の製造方法により構成
する。
〔産業上の利用分野］
本発明は半導体装置の製造方法に係り５特にＩｎＰのシ
ョットキー接合を含む半導体装置の製造方法に関する。
ョットキー接合を含む半導体装置の製造方法に関する。
近年めざましい発展を続けている光通信技術の一つとし
て、光電子集積回路（ＯＥＩＣ）がある。
て、光電子集積回路（ＯＥＩＣ）がある。
これは、−チップ内に光電変換部と増幅部を有すること
を一つの特徴としている。特に、１μｍ帯の０ＥＩＣで
は、 ＩｎＧａＡｓ／ＩｎＰまたはＩｎＧａＡｓＰ／
ＩｎＰヘテロ接合素子を受光部とし、 ｒｎＰ電界効果
トランジスタ（ＩｎＰ ＦＥＴ）を増幅部とするのが一
般的である。
を一つの特徴としている。特に、１μｍ帯の０ＥＩＣで
は、 ＩｎＧａＡｓ／ＩｎＰまたはＩｎＧａＡｓＰ／
ＩｎＰヘテロ接合素子を受光部とし、 ｒｎＰ電界効果
トランジスタ（ＩｎＰ ＦＥＴ）を増幅部とするのが一
般的である。
従って、 ＩｎＰ結晶を基板として、その上に各種の半
導体装置を集積する技術が必要とされる。
導体装置を集積する技術が必要とされる。
従来、ｒｎＰＦＥＴでは、ｎ型の導電性をもつＩｎＰに
アクセプタ不純物を熱拡散させて ｐ−ｎ接合と空乏層
を形成することが行われてきた。
アクセプタ不純物を熱拡散させて ｐ−ｎ接合と空乏層
を形成することが行われてきた。
しかし、このような不純物拡散を用いる方法では約６０
０’Ｃの高温プロセスを必要とするのでＩｎＰ結晶がダ
メージを受けやすく、また、拡散深さの制御が難しいな
どの難点があった。製造工程も複雑で、コスト高となっ
ていた。
０’Ｃの高温プロセスを必要とするのでＩｎＰ結晶がダ
メージを受けやすく、また、拡散深さの制御が難しいな
どの難点があった。製造工程も複雑で、コスト高となっ
ていた。
一方、空乏層を簡単に形成する方法としてショットキー
接合があるが、 ＩｎＰのショットキー接合は現在のと
ころ実現が難しい。
接合があるが、 ＩｎＰのショットキー接合は現在のと
ころ実現が難しい。
〔発明が解決しようとする課題］
本発明は、 ＩｎＰ結晶の上に極く薄いＧａＡｓエピタ
キシャル原子層を形成して、実効的にＩｎＰのショット
キー接合の機能を有する空乏層接合部を実現する低温プ
ロセスを提供し、素子特性の向上を図るとともに、製造
工程を簡単にしてコスト低下を図ることを目的とする。
キシャル原子層を形成して、実効的にＩｎＰのショット
キー接合の機能を有する空乏層接合部を実現する低温プ
ロセスを提供し、素子特性の向上を図るとともに、製造
工程を簡単にしてコスト低下を図ることを目的とする。
上記課題は、−導電型のＩｎＰ結晶２上に一導電型のＧ
ａＡｓエピタキシャル原子層３を原子層エピタキシーに
より形成した後、該ＧａＡｓエピタキシャル原子層３に
接して金属電極４を形成することにより、実効的にＩｎ
Ｐのショットキー接合を形成する工程を含む半導体装置
の製造方法によって解決される。
ａＡｓエピタキシャル原子層３を原子層エピタキシーに
より形成した後、該ＧａＡｓエピタキシャル原子層３に
接して金属電極４を形成することにより、実効的にＩｎ
Ｐのショットキー接合を形成する工程を含む半導体装置
の製造方法によって解決される。
〔作用］
本発明では、実効的にＩｎＰのショットキー接合を形成
する方法として、原子層エビクキシー技術を利用する。
する方法として、原子層エビクキシー技術を利用する。
即ち、−導電型のｒｎＰ結晶上に一導電型のＧａＡｓ層
を数原子層乃至数十原子層成長させる。
を数原子層乃至数十原子層成長させる。
第１図は、原子層エピタキシーにより成長したＩｎＰ結
晶上のＧａＡｓ原子層を模式的に表したものである。
ＩｎＰ結晶上にＧａ層とＡｓ層が１層づつ順次成長する
。さらにその上に金属電極を付着してＧａＡｓショット
キー接合を形成する。ＧａＡｓにおいては。
晶上のＧａＡｓ原子層を模式的に表したものである。
ＩｎＰ結晶上にＧａ層とＡｓ層が１層づつ順次成長する
。さらにその上に金属電極を付着してＧａＡｓショット
キー接合を形成する。ＧａＡｓにおいては。
例えばＡＩのような金属と良好なショットキー接合を作
る技術が既に確立されている。
る技術が既に確立されている。
ところで、 ＧａＡｓ層を数十穴程度に薄く形成すれば
、空乏層はＩｎＰ結晶内に形成されることになり。
、空乏層はＩｎＰ結晶内に形成されることになり。
実効的にＩｎＰシゴットキー接合が形成されたことにな
り、実験的にもショットキー接合の機能を有することが
示される。
り、実験的にもショットキー接合の機能を有することが
示される。
〔実施例］
以下２本発明の実施例について説明する。
第２図（ａ）乃至（ｄ）は実施例で１本発明の方法を適
用したショットキー接合ダイオードの製造工程を説明す
るための断面図であり、ｌばＩｎＰ基板でｎ”４ｎＰ基
板２２はバッファ層でｎ−１ｎＰ。
用したショットキー接合ダイオードの製造工程を説明す
るための断面図であり、ｌばＩｎＰ基板でｎ”４ｎＰ基
板２２はバッファ層でｎ−１ｎＰ。
３はＧａＡｓのエピタキシャル原子層、４は金属電極で
ＡＩ電極、５は基板側電極を表す。
ＡＩ電極、５は基板側電極を表す。
以下、第２図（ａ）乃至（ｄ）を参照しながら説明する
。
。
第２図（ａ）参照
厚さ３５０μｍのＳｎドープ（１００） ｎ” −１ｎ
Ｐ基板（ｎ −２Ｘ １０ ”ｃｍ−’） ｌの上に、
厚さ２層ｍのＳｎドープｎ ４ｎＰ （ｎ ＝ ２ Ｘ
１０１６ｃｍ−”）のバッファ層２を有機金属化学気
相堆積（ＭＯＣＶＤ）法によりエピタキシャル成長する
。
Ｐ基板（ｎ −２Ｘ １０ ”ｃｍ−’） ｌの上に、
厚さ２層ｍのＳｎドープｎ ４ｎＰ （ｎ ＝ ２ Ｘ
１０１６ｃｍ−”）のバッファ層２を有機金属化学気
相堆積（ＭＯＣＶＤ）法によりエピタキシャル成長する
。
第２図（ｂ）参照
Ｇａソースとしてトリメチルガリウム、 Ａｓソースと
してアルシンを用い、基板温度を４５０″Ｃにしてバッ
ファ層２の上に、 ＳｎドープＧａＡｓ層（ｎ＝２ｘ１
０ ”ｃｍ−’）を゛原子層エピタキシーにより、５原
子層戒長する。１原子層とはＧａとＡｓの一対の層をい
い、５原子層の厚さは１４人である。
してアルシンを用い、基板温度を４５０″Ｃにしてバッ
ファ層２の上に、 ＳｎドープＧａＡｓ層（ｎ＝２ｘ１
０ ”ｃｍ−’）を゛原子層エピタキシーにより、５原
子層戒長する。１原子層とはＧａとＡｓの一対の層をい
い、５原子層の厚さは１４人である。
第２図（Ｃ）参照
ＧａＡｓのエピタキシャル原子層３の上に、 ＡＩを厚
さ１０００人に蒸着してＡＩ電極４を形成する。
さ１０００人に蒸着してＡＩ電極４を形成する。
第２図（ｄ）参照
ｎ”−ＩｎＰ基板１側にＡｕとＳｎを蒸着しアロイ化し
て厚さ３０００人の基板側電極５を形成する。
て厚さ３０００人の基板側電極５を形成する。
ＡＩ電極４はショットキー電極を形成し、基板側電極５
はオーミック電極を形成する。
はオーミック電極を形成する。
このようにして製造したショットキー接合型ダイオード
は、介在させたＧａＡｓエピタキシャル原子層３の厚さ
は極めて小さく、空乏層の広がりはＩｎＰのキャリア濃
度と外から印加した電圧だけで正確にきまる。このこと
は、Ｃ−Ｖ測定から求めた１／Ｃ２−Ｖプロットが直線
になることから確かめられた。
は、介在させたＧａＡｓエピタキシャル原子層３の厚さ
は極めて小さく、空乏層の広がりはＩｎＰのキャリア濃
度と外から印加した電圧だけで正確にきまる。このこと
は、Ｃ−Ｖ測定から求めた１／Ｃ２−Ｖプロットが直線
になることから確かめられた。
また、順方向の電流−電圧特性
Ｉｒ ＝Ａｅｘｐ （ｑＶｙ ／ｎｋＴ）から決まる理
想因子ｎの値がほぼ１になった。
想因子ｎの値がほぼ１になった。
これらのことから、空乏層がＩｎＰ内に広がっており、
実効的にほぼ完全なＩｎＰショットキー接合が形成され
ていると考えることができる。
実効的にほぼ完全なＩｎＰショットキー接合が形成され
ていると考えることができる。
第３図にこのショットキー接合ダイオードのエネルギー
バンド図を示す。空乏層がバッファ層２のＴｎＰ結晶内
に形成され、実効的にＩｎＰショットキー接合が形成さ
れている。ＩｎＰとＧａＡｓのエネルギーギャップＥ９
は、常温でそれぞれ、 １．３５ｅＶ。
バンド図を示す。空乏層がバッファ層２のＴｎＰ結晶内
に形成され、実効的にＩｎＰショットキー接合が形成さ
れている。ＩｎＰとＧａＡｓのエネルギーギャップＥ９
は、常温でそれぞれ、 １．３５ｅＶ。
１．４２ｅＶである。
逆方向の暗電流も、従来のｐ−ｎ接合の場合に比べて著
しく減少した。これは、 ＧａＡｓエピタキシャル原子
層３の成長温度が４５０°Ｃであるので、従来、熱拡散
で問題となっていた熱ダメージがほとんどなくなったた
めである。
しく減少した。これは、 ＧａＡｓエピタキシャル原子
層３の成長温度が４５０°Ｃであるので、従来、熱拡散
で問題となっていた熱ダメージがほとんどなくなったた
めである。
良好なＩｎＰショットキー接合が実効的に形成されるＧ
ａＡｓエピタキシャル原子層３の厚さは３原子層以上で
、上限は４０層程度である。
ａＡｓエピタキシャル原子層３の厚さは３原子層以上で
、上限は４０層程度である。
なお１本実施例ではｎ型のＩｎＰ結晶上にｎ型のＧａＡ
ｓエピタキシャル原子層を形成したが、ｐ型のＩｎＰ結
晶上にｐ型のＧａＡｓエピタキシャル原子層を形成する
ようにしてもよい。
ｓエピタキシャル原子層を形成したが、ｐ型のＩｎＰ結
晶上にｐ型のＧａＡｓエピタキシャル原子層を形成する
ようにしてもよい。
ｒｎＰＦＥＴのゲート部の形成に２以上述べた方法を適
用できることは勿論である。
用できることは勿論である。
以上説明した様に１本発明によれば、従来形成が困難で
あったＩｎＰのショットキー接合を実効的に形成するこ
とができる。
あったＩｎＰのショットキー接合を実効的に形成するこ
とができる。
本発明は、高温プロセスを必要とせずにＩｎＰのショッ
トキー接合が実現できるので、 ＩｎＰを基板とする光
電子集積回路に適用するとき、効果が大きい。
トキー接合が実現できるので、 ＩｎＰを基板とする光
電子集積回路に適用するとき、効果が大きい。
第１図はＩｎＰ結晶上のＧａＡｓ原子層を模式的に示す
図。 第２図（ａ）乃至（ｄ）は実施例で、シヨ・ノドキー接
合ダイオードの製造工程を説明するための断面図。 第３図はエネルギーバンド図 である。図において。 １はＩｎＰ基牟反であってｎ”−ＩｎＰ基板。 ２はバッファ層であってｎ４ｎＰ結晶。 ３はＧａＡｓエピタキシャル原子層。 ４は金属電極であって旧電極 ５は基板側電極 トＰ頽晶ヒのＧαＡＳ臣子、ｑ 葛 幻 工不１しマーへントロ 事 圓
図。 第２図（ａ）乃至（ｄ）は実施例で、シヨ・ノドキー接
合ダイオードの製造工程を説明するための断面図。 第３図はエネルギーバンド図 である。図において。 １はＩｎＰ基牟反であってｎ”−ＩｎＰ基板。 ２はバッファ層であってｎ４ｎＰ結晶。 ３はＧａＡｓエピタキシャル原子層。 ４は金属電極であって旧電極 ５は基板側電極 トＰ頽晶ヒのＧαＡＳ臣子、ｑ 葛 幻 工不１しマーへントロ 事 圓
Claims (1)
- 一導電型のＩｎＰ結晶（２）上に一導電型のＧａＡｓエ
ピタキシャル原子層（３）を原子層エピタキシーにより
形成した後、該ＧａＡｓエピタキシャル原子層（３）に
接して金属電極（４）を形成することにより、実効的に
ＩｎＰのショットキー接合を形成する工程を含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18098689A JP2789689B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18098689A JP2789689B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0344967A true JPH0344967A (ja) | 1991-02-26 |
| JP2789689B2 JP2789689B2 (ja) | 1998-08-20 |
Family
ID=16092744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18098689A Expired - Lifetime JP2789689B2 (ja) | 1989-07-12 | 1989-07-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789689B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| JP2010034344A (ja) * | 2008-07-30 | 2010-02-12 | Sumco Corp | 半導体ウェーハの比抵抗値測定方法 |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
-
1989
- 1989-07-12 JP JP18098689A patent/JP2789689B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781326B2 (en) | 2001-02-02 | 2010-08-24 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US10280509B2 (en) | 2001-07-16 | 2019-05-07 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US7732325B2 (en) | 2002-01-26 | 2010-06-08 | Applied Materials, Inc. | Plasma-enhanced cyclic layer deposition process for barrier layers |
| US6833161B2 (en) * | 2002-02-26 | 2004-12-21 | Applied Materials, Inc. | Cyclical deposition of tungsten nitride for metal oxide gate electrode |
| JP2010034344A (ja) * | 2008-07-30 | 2010-02-12 | Sumco Corp | 半導体ウェーハの比抵抗値測定方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789689B2 (ja) | 1998-08-20 |
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