JPH0345407B2 - - Google Patents

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JPH0345407B2
JPH0345407B2 JP58050278A JP5027883A JPH0345407B2 JP H0345407 B2 JPH0345407 B2 JP H0345407B2 JP 58050278 A JP58050278 A JP 58050278A JP 5027883 A JP5027883 A JP 5027883A JP H0345407 B2 JPH0345407 B2 JP H0345407B2
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memory
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word
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JP58050278A
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Iisutoman Garahaa Rii
Nuun Toi Uin
Zee Benjamin
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AT&T Technologies Inc
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Publication of JPH0345407B2 publication Critical patent/JPH0345407B2/ja
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0864—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches using pseudo-associative means, e.g. set-associative or hashing
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
    • G06F12/0835—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means for main memory peripheral accesses (e.g. I/O or DMA)

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 本発明はメモリシステムに関し、特に主メモリ
と、キヤツシユ（CACHE）メモリと、直接メモ
リアクセスによつて連続する語のブロツクを主メ
モリに書込む手段とを含むメモリシステムに関す
る。
キヤツシユメモリはデジタル計算機システムの
スループツトを増加させるのに有効である。典型
的なキヤツシユメモリシステムは、小容量である
が比較的高速のメモリを含み、中央処理装置で用
いられた情報を一時的に蓄える。処理装置が主メ
モリを読む場合には、キヤツシユメモリは捜され
ている情報がキヤツシユメモリ内にあるかどうか
を判定するメモリサイクルを実行する。この情報
がキヤツシユメモリ内にあれば、‐‐‐これを“的
中”と呼ぶことにする‐‐‐この情報が処理装置に
送られて、主メモリはアクセスされない。情報が
存在しなければ、‐‐‐これを“失敗”と呼ぶ‐‐‐情
報は主メモリから読み出され、中央処理装置に送
られるとともに、後で必要になつた時のためにキ
ヤツシユメモリにも書込まれる。中央処理装置に
よつて情報を主メモリに書込む時にも、キヤツシ
ユメモリはその情報が存在するかどうかを判定す
るメモリサイクルを実行する。存在すれば、キヤ
ツシユ内の制御ビツト‐‐‐有効ビツトすなわちＶ
ビツト‐‐‐がリセツトされて、キヤツシユ内の情
報は異つたものになつてしまい、無効であること
が示される。これとは別の方法として、主メモリ
への書込みの時、新しい情報語をキヤツシユメモ
リにも書込むこともできる。
直接メモリアクセス（DMA）もデジタル計算
機システムで有用なものである。直接メモリアク
セスはデイスク蓄積装置のような比較的低速のバ
ルク蓄積入出力装置とともに用いられることが多
い。たとえば、読出し又は書込みのような、主メ
モリに対する中央処理装置からの入出力転送要求
があると、DMAは入出力装置と主メモリとの間
での直接データ転送を自動的に行う。DMAは必
要に応じて主メモリのサイクルスチールを行つ
て、要求された転送を完了させ、完了すると多く
の場合中央処理装置へ割込みを発生する。DMA
転送は、処理のためのデータ語を転送するのに適
した単一情報語の転送を行う場合と、連続したブ
ロツク内の複数語を転送する場合がある。ブロツ
ク転送は、たとえばページング方式などで、計算
機のプログラムを入出力装置から主メモリに格納
する時に特に有用である。
前記の形式のキヤツシユメモリシステムを直接
メモリアクセスとともに使用すると問題が生じ
る。ブロツクDMA書込み中も、中央処理装置は
キヤツシユからアクセスされる命令の実行を自由
に行えることが望ましい。しかし、実際には
DMA動作によつて相当な数のキヤツシユメモリ
サイクルが使われてしまう。ブロツクの各語が
DMAによつて主メモリに転送される度に、キヤ
ツシユメモリは無効化メモリサイクルを実行し
て、新しく主メモリに書込まれた語がキヤツシユ
メモリに存在するか否かを判定し、存在すればそ
の有効ビツトをリセツトしなければならない。こ
の無効化サイクル中は、中央処理装置はキヤツシ
ユをアクセスできず、プログラムの実行は一時的
に中断される。もしブロツク内の語数が多いと、
要求されるキヤツシユサイクルも多くなる。中央
処理装置で使用できるキヤツシユメモリサイクル
の数を増加させるために、ブロツクDMA転送に
必要なキヤツシユ無効化メモリサイクルの数を減
らす必要がある。
ブロツクDMA動作は、各処理装置が独自のキ
ヤツシユメモリシステムを持つマルチプロセツサ
システムに特に大きな影響を与える。ブロツク
DMA書込み中、すべてのキヤツシユが無効化メ
モリサイクルを行う必要があり、各処理装置の動
作を妨げ、マルチプロセツサシステムの全体のス
ループツトを減少させてしまう。
ブロツクDMA書込み中における中央処理装置
の効率低減の問題は、本発明を使用することによ
つて大幅に改善することができる。
本発明の１つの特徴に従えば、主メモリと、キ
ヤツシユメモリと、直性メモリアクセスによつて
連続する語のブロツクを主メモリに書込む手段
と、該手段に応動してキヤツシユメモリ内の語の
すべてを同時に無効化する手段とを含むメモリシ
ステムが提供されている。
本発明の他の特徴に従えば、書込みを行うべき
メモリ位置の物理アドレスを蓄えるためのアドレ
スレジスタを含み、アドレスレジスタの下位アド
レスビツトによつてアドレスされるメモリ位置の
内容を蓄えるための内容メモリを含み、内容メモ
リに蓄えられたｎ語のブロツクの上位タグアドレ
スビツトとｎ個の有効ビツトとを蓄えるための制
御メモリを含み、有効ビツトの各々とが内容メモ
リに蓄えられたｎ語のそれぞれに対応しており、
制御メモリがアドレスレジスタの語アドレスの第
１数の下位ビツトによつてアドレスされ、アドレ
スレジスタの上位アドレスビツトと制御メモリの
タグアドレスビツトとの一致を検出してメモリ位
置におけるブロツク内の任意の語が内容メモリ内
に存在することを判定する手段を含み、該判定す
る手段に応動してアドレスレジスタの第２の数の
下位アドレスビツトをデコードし、デコードされ
た数と制御メモリから得られるｎ個の有効ビツト
との一致を検出して語の対応する１つが内容メモ
リ内に存在することを決定する手段を含み、該判
定する手段に応動し、該メモリ位置におけるブロ
ツク内の語が内容メモリ内に存在する時に制御メ
モリ内におけるメモリ位置のブロツクのｎ個の有
効ビツトを予め定めた状態に同時にリセツトする
手段を含むキヤツシユメモリシステムが提供され
ている。
本発明の一実施例に従えば、主メモリに対する
ブロツクDMA書込みの開始時において、キヤツ
シユメモリはこのブロツク内の任意の語がキヤツ
シユ内に存在するかどうかを判定するための単一
の無効化メモリサイクルを実行する。もし存在す
れば、キヤツシユ内の１ブロツク全体が単一のサ
イクル内に無効化される。このブロツク全体のす
べての有効ビツトが同時にリセツトされ、ブロツ
ク転送において後続する語は無効化サイクルを必
要としない。この方法により、キヤツシユメモリ
無効化サイクルの数は、ブロツク内の語の数に等
しい数から、１又は２、３サイクルにまで減少さ
れた。よつて、16語ブロツクのシステムでは、ブ
ロツクDMA書込み中における中央処理装置の効
率低下は、ほぼ16サイクルからほぼ１サイクルに
まで減少させることができ、中央処理装置の各々
について16対１の改善をはかることができる。
尚、同時に本発明のキヤツシユメモリは単一の
書込まれた語のみをキヤツシユにおいて無効化す
ることにより単一語メモリ書込み操作に応答する
能力を維持し、それにより書込まれている語と同
じブロツク内の他の語のキヤツシユにおける有効
性即ちアクセス可能性を保つている。
以下に、図面を参照して本発明の一実施例につ
いて説明する。
第１図は、本発明が有利に利用できる分野であ
る、メモリシステムを示している。中央処理装置
１０は、命令及びデータのために、バス１２を用
いて主メモリ１３にアクセスする。処理装置１０
による主メモリのアクセスの回数及びバス専有率
を下げるために、局部キヤツシユメモリ１１が用
意されている。主メモリから得られる情報語は一
時的にキヤツシユメモリに蓄えられる。処理装置
１０から主メモリに対する読出し要求は、キヤツ
シユメモリ１１で解読され、キヤツシユメモリは
要求された読出しアドレスの連想探索を行う。読
出す情報がキヤツシユメモリに存在すれば（“的
中”）、この比較的小さいが高速のキヤツシユメモ
リから処理装置１０に対し要求された情報が高速
に送り出され、主メモリのアクセスは行われず、
またバス１２も使用されない。主メモリのアクセ
ス時間は800ナノ秒程度であるのに対し、キヤツ
シユメモリのアクセス時間は200ナノ秒程度であ
り、キヤツシユによる処理装置動作によりほぼ４
対１の速度向上が実現される。
デイスク装置１４のような比較的低速の蓄積装
置への入出力は、直接メモリアクセス１５によつ
て行われる。処理装置１０からの要求に応動し、
直接メモリアクセス１５により、単一の語又は１
つのブロツク‐‐‐本実施例では16ケの連続した語
からなる‐‐‐が、これ以降処理装置１０の介在を
受けることなく、データバス１２を用いてデイス
クから直接主メモリ１３に書き込まれる。直接メ
モリアクセス１５は転送を行うためにバス及びメ
モリサイクルを“スチール”して主メモリの読出
し及び書込みを自動的に行う。
主メモリへの書込みが行われる度に、キヤツシ
ユメモリ１１がチエツクされ、キヤツシユと主メ
モリの内容が矛盾しないように更新される。もし
キヤツシユメモリが、書込まれた語のコピーを蓄
えていれば、キヤツシユ内の適切な制御ビツトを
リセツトすることにより、キヤツシユ内のそのコ
ピーには無効のマークがつけられる。この無効化
のためにキヤツシユメモリのサイクルを必要と
し、よつて一時的にキヤツシユメモリの処理装置
１０による利用が妨げられる。16語を主メモリの
16ケの連続する位置に書込むブロツク直接メモリ
アクセスにおいては、従来技術の方法を用いる
と、キヤツシユメモリ１１と処理装置１０との間
で合計16キヤツシユサイクルの間妨害をうける。
キヤツシユメモリは、本実施例では、主メモリよ
りも４倍速く動作しているため、無効化のために
必要なキヤツシユサイクル自体は連続的ではな
く、飛びとびであるため、その中間は処理装置の
アクセスサイクルとして使用できる。しかし、合
計で16個のサイクルを必要とすることには変りは
ない。
この影響は、第１図の１６に示したように、複
数の処理装置とキヤツシユメモリが用いられてい
る時に特に大きい。データバス１２に接続された
複数の直接メモリアクセス装置又は処理装置の任
意のものから主メモリへの書込みが行われる度
に、各キヤツシユメモリは必要な無効化サイクル
を行わねばならない。主メモリへ直接メモリアク
セスブロツク転送が行われている時には、すべて
のキヤツシユメモリが無効化サイクルを行い、こ
れによつてマルチプロセツサシステムの動作が大
幅に妨害される。この影響は、各キヤツシユメモ
リについて以下に第３図に関連して述べ本発明に
よつて軽減される。
第２図は“Data Processing System
Including ａ Chache Memory”と題する米国
特許第4197580号に述べられている従来技術のキ
ヤツシユメモリ構成のブロツク図である。この従
来技術のキヤツシユメモリは第１図のシステムの
キヤツシユメモリ１１として用いることができ
る。主メモリ１３が読み書きされる物理アドレス
がキヤツシユメモリのアドレスレジスタ２０に蓄
えられる。この実施例では、22ビツトのアドレス
が用いられ、その下位９ビツトが語アドレスを示
し、６ビツトがページアドレスを示し、上位７ビ
ツトがセグメントアドレスを示す。語アドレスは
メモリ２２をアクセスするためにアドレス回路２
１に印加される。メモリ２２は、この実施例では
各々が46ビツトから成る512語を含む読出し／書
込みランダムアクセスメモリである。メモリ２２
には、必要なキヤツシユメモリ容量を実現するた
めに、適切な数のメモリ２３を追加することがで
きる。追加メモリ２３を用いることにより、“結
合的”メモリ計算となり、一致回路２４のような
他の回路も追加する必要があり、追加されたメモ
リの各々について１つの一致回路を必要とする。
このような結合的設計は前述の米国特許に示され
ている。これは当業者には公知であるため、第２
図ではこれらをすべて図示してはいないが、結合
的設計は、複雑さは増加するがキヤツシユ容量を
増加させるのに有用なものであることに注意され
たい。
処理装置１０による読出し動作において、デー
タがアクセスされるアドレスがアドレスレジスタ
２０に入れられる。アドレス回路２１は、下位の
語アドレスビツトを用いて対応する語をメモリ２
２にアクセスする。（メモリ２３に対しても同時
にアクセスが行われる）。メモリ２２内の情報は
３つのフイールドに分割される。すなわち、32ビ
ツトの内容フイールドは、主メモリ１３に蓄えら
れている情報語のコピーであり、13ビツトのタグ
フイールドは、この情報が主メモリ１３に蓄えら
れているアドレスの上位ビツトを表わしており、
単一の有効ビツトすなわち“Ｖビツト”は、内容
フイールドが有効であり、主メモリ１３に蓄えら
れている情報の代りとして用いることができる時
に１にセツトされる。Ｖビツトは、メモリ２２の
内容が書き込まれた後、主メモリ１３の内容が書
き換えられて、メモリ２２のそのアドレス位置の
内容が無効となつて使用できなくなると、ゼロに
リセツトされる。
レジスタ２０からの13ビツトの上位アドレスビ
ツトと、メモリ２２から読み出された13ビツトの
タグフイールドは、一致回路２４で比較され、メ
モリ２２のそのアドレス位置に蓄えられている内
容が捜されている情報であるか否かが決定され
る。さらに、アクセスされた位置の有効ビツトも
一致回路２４で調べられて、蓄えられていた情報
が使用可能かどうかチエツクされる。上位アドレ
スビツトがタグと一致し、有効ビツトが１である
と、一致回路２４は“的中”出力を発生し、メモ
リ２２の内容フイールドを処理装置に送出すべき
ことを指示する。そうでなければ、一致回路２４
は“失敗”出力を発生し、メモリ２２の内容は使
用できず、代りに主メモリを読み出すべきことを
指示する。
主メモリ１３への書込み動作が行われると、キ
ヤツシユメモリでは、上述のような、主メモリ位
置の内容がメモリ２２に含まれているかを決定す
るための同様のサイクルが実行される。その結果
が的中であると、メモリ２２でアドレスされた位
置の有効ビツトがゼロにリセツトされて、無効の
マークが付けられ、メモリ２２のこの内容は以後
の読出しには利用できず、代りに主メモリ１３で
更新された情報を使用すべきことが示される。
第２図の従来技術によるキヤツシユメモリは、
単一ビツトの有効ビツトがメモリ２２の各語とと
もに蓄えられており、主メモリへの書込みの度に
キヤツシユメモリのサイクルを必要とする。たと
えば直接メモリアクセス１５による主メモリへの
ブロツク書込みのように多数の書込み動作が行わ
れると、キヤツシユメモリは対応する数のキヤツ
シユメモリサイクルを実行し、処理装置１０によ
るキヤツシユメモリの読出し効率が減少してしま
う。
第３図は本発明に従つた、改良されたキヤツシ
ユメモリ構成の一実施例を示している。この構成
は第１図のシステムのキヤツシユメモリ１１とし
て有利に用いることができる。主メモリで読出し
又は書込みを行うべき位置の物理アドレスはキヤ
ツシユメモリのアドレスレジスタ３０へ蓄えられ
る。本実施例では22ビツトのアドレスが用いら
れ、下位９ビツトが語アドレスフイールドであ
り、６ビツトがページアドレスフイールドであ
り、上位７ビツトがセグメントアドレスフイール
ドである。語アドレスは、本実施例では各々が32
ビツトの512語を蓄える内容メモリ３２をアクセ
スするために、アドレス回路３１に印加される。
この読出し／書込みランダムアクセスメモリ３２
は、主メモリに蓄えられている語の一時的コピー
を蓄える。メモリ３２の語位置からの内容は、一
致回路３９を含む制御回路がメモリ読出し動作中
に的中を検出すると、処理装置１０に送出され
る。
アドレスレジスタ３０の語アドレスフイールド
の上位５ビツトは、本実施例では各々が29ビツト
の32語を蓄える読出し／書込みランダムアクセス
メモリである制御メモリ３６をアクセスするため
にアドレス回路３７にも印加される。上記の語は
２つのフイールド、すなわち13ビツトのタグフイ
ールドと、16ケの有効ビツトすなわちＶビツトを
含む16ビツトフイールドに分割されている。制御
メモリ３６内の各語は、内容メモリ３２の16語シ
ステムに対応しており、13ビツトのタグフイール
ドはこの16語ブロツク内の語を各々の上位アドレ
スビツトであり、16ケのＶビツトの各々は内容メ
モリ３２内のブロツク内の16語の１つに対応して
いる。本実施例では、ブロツクは16ケの連続した
語からなり、その先頭は16語境界‐‐‐例えばアド
レスの下位ビツトがゼロである位置‐‐‐から開始
する。
内容メモリ３２には追加内容メモリ３３を加え
ることができ、このとき制御メモリ３６にも、一
対一の関係で、追加制御メモリ４３が付加され
る。各々の追加制御メモリ４３は追加メモリ３３
に対応するタグ及びＶビツト情報を含んでいる。
当業者には公知のように、例えば一致回路３４，
３９及びラツチ回路４２を含むキヤツシユメモリ
回路のあるものも同様に追加される。このような
結合的キヤツシユメモリは、その複雑さを容認す
れば有用なものであるが、その設計手法を詳しく
述べるのは煩雑であり、本発明の理解の妨げとな
る。
レジスタ３０に蓄えられている語アドレスの下
位４ビツトは、１対16デコーダ３８でデコードさ
れ、制御メモリ３６から得られるＶビツトフイー
ルドから正しいＶビツト位置を選択するのに用い
られる。アドレスされた語に対応するＶビツト位
置は、制御メモリ３６から得られたＶビツトの内
容を一致回路３９で比較される。選択されたＶビ
ツトの２進状態は、一致回路３４によつて付勢さ
れた時に一致回路３９から出力される。
制御メモリ３６に含まれている13ビツトのタグ
フイールドは、内容メモリ３２に蓄えられている
対応する16語ブロツクのアドレスの上位13ビツト
を表わしている。これは、第２図の従来技術のシ
ステムとは対照的であり、該システムではメモリ
２２に蓄えられた語の各々が個々のタグフイール
ドを持つていた。制御メモリ３６から得られる13
ビツトのタグフイールドは一致回路３４によつて
レジスタ３０内のアドレスの上位13ビツトと比較
される。一致に成功すると一致回路３４からブロ
ツク的中２進状態出力が出され、レジスタ３０に
よつてアドレスされているブロツク内の１つ又は
それ以上の語がメモリ３２内に含まれていること
を示すか、あるいはすべてのＶビツトが無効のマ
ークを付けられていれば、ブロツクの有効な語が
メモリ３２には含まれていないことを示す。一致
回路３４からの付勢信号があると、一致回路３９
はアドレスされている語のＶビツト情報を発生
し、第２図の一致回路２４で発生したのと同様
の、語的中又は失敗表示を完成させる。
以上のように、第３図の回路は、第２の回路と
同様の方法で、単一語の読出し及び書込みに対す
る動作も行うことができる。たとえば、個々の内
容メモリの512語に合計512個のＶビツトがあり、
１対１に対応している。しかし、第２図の構成で
は512ケのタグが蓄えられているのに対し、第３
図の構成では、32ケのタグが蓄えられている。第
２図では、タグは個々の語のアドレスの上位ビツ
トに対応しているのに対し、第３図の構成ではタ
グは16語ブロツクのアドレスの上位ビツトに対応
している。
単一語の読出し動作の各々において、第３図の
回路で行う的中／失敗検出動作は第２図のものと
同様のものである。なぜなら制御メモリ３６から
の個々のＶビツトの選択はデコーダ３８と一致回
路３９の動作によつて行われているからである。
従つて、第３図の回路は第２図の回路と同じよう
に用いることができ、個々の語の内容は的中表示
の場合は個々にアクセスすることができ、また有
効な時はキヤツシユメモリの内容を送出すること
ができる。さらに、デコーダ３８の動作により、
個々のＶビツトをリセツトすることができ、キヤ
ツシユに含まれている語に対してメモリへの個々
の語の書き込みがあつた時には、個個の語ごとに
メモリ３２の内容を無効化することができる。第
３図のキヤツシユメモリ構成により、最大32の異
つた16語ブロツクから成る最大512語を蓄えるこ
とができる。
第３図をさらに詳しく見ると、レジスタ３０に
蓄えられたアドレスは２つの情報源から得られて
いる。マルチプレクサ３５は、１語ずつの読出し
又は書込み動作については処理装置から、またブ
ロツク直接メモリアクセス書込み動作については
直接メモリアクセスから、アドレス情報を受信し
てレジスタ３０に入れる。直接メモリアクセスに
よつて印加されたアドレスの下位４ビツトは全ゼ
ロ検出器４１に印加される。これらの下位ビツト
がゼロであれば、16語ブロツクの先頭であること
がわかる。この条件と、直接メモリアクセスが動
作中であること及び書込みが行われていることを
示す信号が、アンドゲート４０で検出され、その
出力により、直接メモリアクセスブロツク書込み
が開始したことが示される。この出力はマルチプ
レクサ３５に送られ、２つのアドレスのうちのど
ちらかをレジスタ３０に入れるかを制御するのに
用いられる。通常は、マルチプレクサ３５は処理
装置からのアドレスをアドレスレジスタに印加す
る。アンド回路４０の出力により、マルチプレク
サ３５は、通常の処理装置からのアドレスの代り
に、直接メモリアクセスからのアドレスをアドレ
スレジスタ３０に印加する。さらに、アンドゲー
ト４０からの出力はラツチ回路４２にも送られ、
こゝでブロツク的中／失敗の検出が終了するまで
保持される。制御メモリ３６の読出しが開始さ
れ、一致回路３４がブロツク的中の検出を行う。
的中であれば、アドレスされているブロツク内の
１語又はそれ以上の語がメモリ３２内に存在する
ことが示されていることになる（ただしこのブロ
ツクに対するすべてのＶビツトが無効のマークを
つけられていることがない場合）。
一致回路３４からのブロツク的中出力はラツチ
回路４２へ送られ、ここで直接メモリアクセスブ
ロツク書込みが開始したことを示す情報と結合さ
れる。この結果、無効化が要求され、制御メモリ
３６へ信号が送られ、制御メモリに蓄えられてい
るこのブロツクに対応した16ケのすべてのＶビツ
トが単一の動作でゼロにリセツトされる。これ
は、16ビツトのすべてのＶビツトが、ブロツク直
接メモリアクセス書込み動作によつて現に書込ま
れているブロツクに対応するタグとともにメモリ
３６内の同じ物理位置に蓄えられているために可
能となつているものである。よつて、ブロツク直
接メモリアクセス書込みが現在行われているブロ
ツク内の任意の語が第３図のキヤツシユメモリ内
に含まれていれば、このブロツクに対するすべて
のＶビツトが単一のキヤツシユメモリサイクル内
にリセツトされ、キヤツシユメモリが16回のキヤ
ツシユメモリサイクルで各Ｖビツトをリセツトす
る必要はない。よつて、第３図のキヤツシユメモ
リは、ブロツク直接メモリアクセス書込み動作の
残りの部分を自由に使えることになる。
【図面の簡単な説明】
第１図は本発明を採用することのできるメモリ
システムのブロツク図であり、第２図は従来技術
によるキヤツシユメモリ装置のブロツク図であ
り、第３図は本発明によるキヤツシユメモリシス
テムの一実施例のブロツク図である。 〔主要部分の符号の説明〕、主メモリ……１３、
キヤツシユメモリ……１１、ブロツクを主メモリ
に書込む手段……１５、無効化する手段……３
０，３１，３４，３５，３７，３８，３９，４
０，４１，４２、書込みの発生を検出する手段…
…４０，４１、有効ビツトを蓄える手段……３
６。

Claims (1)

  1. 【特許請求の範囲】 １ 主メモリおよび主メモリの内容の一部を記憶
    するキヤツシユメモリを含み、主メモリの内容が
    書き換えられた際に対応するキヤツシユメモリの
    内容を無効にするためのメモリ制御システムであ
    つて、書込むべき主メモリのアドレスを記憶する
    アドレスレジスタ、 キヤツシユメモリのｎ語単位の各ブロツクにそ
    れぞれ対応するメモリロケーシヨンを有し、該各
    ブロツクの主メモリ内での位置を特定するタグア
    ドレスと該ブロツク内のｎ語の有効もしくは無効
    状態を夫々表わすｎ個の有効ビツトを１ワードと
    して各ブロツクに対応するメモリロケーシヨンに
    記憶している制御メモリ、 該アドレスレジスタの上位アドレスビツトと該
    制御メモリ内の該タグアドレスビツトとの一致を
    とり該上位アドレスで指定される主メモリ内のブ
    ロツクに対応するブロツクがキヤツシユメモリ内
    に存在することを判定する第１の手段、 該アドレスレジスタの下位アドレスビツトをデ
    コードしてｎ個のビツト位置を表わすｎビツトコ
    ードを生成しこのコードと該制御メモリ内のｎ個
    の有効ビツトとの一致をとる第２の手段、および 該制御メモリ内のｎ個の該有効ビツトを所定の
    状態にセツトする手段であつて、該手段は主メモ
    リにデータがブロツク単位で書込まれる場合は該
    第１の手段に応動して該制御メモリ内のｎ個の有
    効ビツトのすべてを同時に無効状態にセツトし、
    主メモリにデータが語単位で書込まれる場合は第
    １と第２の手段に応動してｎ個の有効ビツトのう
    ち該語に対応する該特定位置のビツトのみを該デ
    コードされたｎビツトコードを用いて無効状態に
    セツトする手段からなることを特徴とするメモリ
    制御システム。 ２ 特許請求の範囲第１項記載のメモリ制御シス
    テムにおいて、該メモリ制御システムはさらに直
    接メモリアクセスにより該主メモリに連続する語
    のブロツクの各語を書込む手段及び該主メモリへ
    の書込みの発生を検出する手段であつて、該各語
    を書込む手段により前記ブロツクの予め定めた語
    の書込みを検出する手段を含むことを特徴とする
    メモリ制御システム。 ３ 特許請求の範囲第２項記載のメモリ制御シス
    テムにおいて、各語はブロツクの個々の語を同定
    する少なくとも１つのビツトを含む複数のビツト
    からなるアドレスをそれに関連して有しており、
    そして前記各語を書込む手段により前記ブロツク
    の予め定めた語の書込みを検出する該手段は該各
    語を書込む手段により書込まれている語のアドレ
    スの少なくとも１ビツトにおけるビツトすべてゼ
    ロであることを検出する手段を含むことを特徴と
    するメモリ制御システム。 ４ 特許請求の範囲第１項記載のメモリ制御シス
    テムにおいて、該メモリ制御システムは、更に複
    数個のキヤツシユメモリと複数個の制御メモリと
    を一セツトの連結した配列状態で含むことを特徴
    とするメモリ制御システム。
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