JPS60237698A - 半導体回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体メモリのセンス回路に関し、特にワー
ド線選択移行時の読み出し遅れ時間を短縮することがで
きる半導体メモリのセンス回路に関するものである。

〔発明の背景〕

通常、バイポーラＲＡＭは、第２図に示すように、記憶
セル・７１−リクス２６とアドレス・デコーダ２７と読
出・書込回路２８と読出書込制御回路２９から構成され
る。行アドレス（、ＷＡ）、列アドレス（Ｄ　Ａ）が入
力すると、アドレス・デコーダ２７はこれらをテコート
して、指定されたワード線とディジット線を選択して駆
動する。

読出書込回路２８は、制御回路２９がらの制御により５
選択された記憶セルのデータをセンス回路で読み出し、
また選択された記憶セルのデータを書込回路で書き込む
。読出書込制御回路２９は、チップ・セレクトＣ８、リ
ード・ライト信号Ｒ／Ｗによる読出書込回路２８の制御
、データ入力端子Ｄ／Ｉから入力された書込データある
いは出力される読出データＤ１０のレベル変換を行う。

記憶セル・マトリクス２６は、第３図に示すようにＥ　
ＣＬ　（Ｅｍｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ
）形記憶セルを複数個マトリクス状に配列して構成する
。例えば、４にビット・メモリＬＳＩの場合、記憶セル
を６４×６４のマトリクスに配置する。各記憶セルでは
、２個のマルチエミッタ・トランジスタＱｉｌＱｌ（ま
たはＱ７　ｖ　Ｑｓ）の一方のエミッタをデータ線に接
続し、他方のエミッタを各行ごとに共通の定電流ＩＣ１
＋Ｉ４に接続し、またダイオード・クランプによりコレ
クタ電位を下げないようにして、各トランジスタを非飽
和動作させ、扁速劾作を行わせる（第３図の回路として
は、例えは、ｌ５ＳＣＣＤＩＧＥＳＴ　ＰＰ７ｇ〜７９
　１９７７参照）。

通常時には、データ線を高電位に、ワード線ｌ。

２を低電位にしておく。

いま、トランジスタＱｌが導通、Ｑｌが遮断の状態で記
憶セルはパ０”を記憶しているとする。

これを１゛１”に書き替えるためには、トランジスタＱ
２が接続されているデータ線を低電位に、ワード線ｌを
高電位にすれば、トランジスタＱ２のエミッタを通した
電流が流れ、トランジスタＱ２のコレクタ電位、つまり
トランジスタＱ１のベース電位か下がりトランジスタＱ
□は遮断状態となる。

第３図において、記憶セルのマトリクス部分以外の回路
は、書き込み読み出し回路である。

読み出し時には記憶セル内のトランジスタＱ１とＱｌの
ベース電位が基準電圧駆動線４および５の電位（以下Ｖ
ｒｅｆと記す）と比較され、その結果がセンス回路の出
カバソファ回路６により取り出される。

いま、トランジスタＱ１が導通しているとき、Ｑｌのベ
ース電位はＶｒｅｆより高く、トランジスタＱ２のベー
ス電位はＶｅｒｆより低いため、読み出し電流１１は、
トランジスタＱ１のエミッタを通してデータ線に流れ、
一方の読み出し電流Ｉ−ｊはＶｒｅｆでベース電位が決
定されるトランジスタＱ４を通してデータ線に流れる。

トランジスタＱ４を流れる電流は、トランジスタＱ５を
経由し。

て抵抗Ｒ１に接続されたアースから流れる。センス回路
の一方の抵抗Ｒ２には、バイアス電流のみか流れるため
、出力バッファ回路６には記憶セルの情報に応じた信号
が差動入力され、出力信号が得られる。

次に、ワード線１が選択された状態からワード線２が選
択される状態へ移行時の動作について、第４図により説
明する。

第４図（ａ）において、１０はワードｇｔの電位、１１
はワード＠２の電位、１２はトランジスタＱｔのベース
電位、１３はトランジスタＱ２のベース電位、１４はト
ランジスタＱ７のベース電位、１５はトランジスタＱ８
のベース電位、１６はＶｒｅｆ（基準電圧駆動線４，５
の電位）である。

ワード線の選択移行時には、ワード線ｌの電位は、第４
図（ａ）の実線レベル１０に示すように高電位から低電
位に移行し、ワード線２の電位は実線レベル１１に示す
ように低電位から高電位に移行する。これに従がい、ト
ランジスタＱ１のベース電位はトランジスタＱ１を導通
させる高電位から点線レベル１２に示すように低電位に
下降すると時に、トランジスタＱ２のベース電位はトラ
ンジスタＱ２を遮断させる低電位から点線レベル１３に
示すように、さらにｔ電位に下降する。これに対して、
ワード線２で駆動される記憶セルでは、トランジスタＱ
７のベース電位は、一点鎖線レベル１４に示すように、
最も低い電位からＩ−ランシスタＱ７を遮断させる電位
まで上昇すると同時に、トランジスタＱ８のベース電位
は、一点鎖線レベル１５に示すように低電位からトラン
ジスタ’Ｑｓを導通させる高電位まで上昇する。

ここで注目すべきことは、ワード線１，２の電位変化速
度に対するトランジスタＱ　１　＋　Ｑ　２およびＱ−
、、Ｑｓのベース電位の変化速度である。すなわち、ト
ランジスタＱｌのベース電位は、レベル１２で示すよう
に、ワード１ＩＡ１の電位変化（レベル１０）に比較的
速く追従しているのに対し、１−ランジスタＱ８のベー
ス電位は、高抵抗Ｒ３を介してＱｓのベースを駆動させ
るため、ワード線２の電位変化（レベル１１）の立ち上
り時点以降は、抵抗Ｒ３とトランジスタＱ８のベース節
点の浮遊８址により定まる時定数で変化する。つまり、
トランジスタＱ８のベース電位は、レベル１５で示すよ
うに、ワード＠２の電位変化（レベル１１）に緩慢に追
従するため、遅れ時間がきわめて大きい。

そして、第３図に示すように、これらのベース電位は基
準電圧駆動ｌｌｌＡ４．５のＶｒｅｆ（第４図（ａ）の
鎖［１６で示すレベル）と比較されて、出力バッフ７回
路６への入力１１１７および８に、第４図（ｂ）のレベ
ル１７．１８で示すような電位変化を生ずる。出力バッ
ファ回路６は、入力線７と８のレベルを比較して、８の
レベルが低いときロー・レベル゛０″、はぼ同一レベル
のとき中間レベル゛Ｍ”または８のレベルが高いときハ
イ・レベルＩＩ’　ｌ”を出力するので、第４図（ｂ）
のレベル１９に示すような出力変化となる。

また、一般に半導体メモリの集積度を４倍にすると、全
消費電力を１／４にしなければならず、記憶セルの情報
保持電流Ｉ３＋ＩＪを大きくできないので、情報を保持
するためには抵抗Ｒ３の４倍の大きさにする必要があり
、その結果、集積度が大きいほどワード線切り換え時の
トランジスタ・ベース電位の立ち上り時間が大きくなる
。

このように、従来の半導体メモリのセンス回路では、ワ
ード線切り換え時における読み出し時間に遅れが生じる
ため、高速アクセスが不可能であり、また遅れを小さく
するためには前述の如く情報保持の面から記憶セルの抵
抗値を小さくできないため、高速・高集積化のメモリ実
現が困難となっている。

〔発明の目的〕

本発明の目的は、このような従来の問題点を解消するた
め、ワード線切り換え時の読み出し遅れ時間を短縮して
、高速アクセスを可能にし、かつメモリの高集積化を可
能にするような半導体メモリのセンス回路を提供するこ
とにある。

〔発明の概要Ｊ 本発明のよる半導体メモリのセンス回路は、記憶セル内
の電位と基準電位とを比較参照して、記憶セルの記憶情
報を読み出す半導体メモリのセンス回路においで、各ワ
ード線に接続され、かつ記憶セルと等価的に構成された
ダミー・セル、および該ダミー・セルのワード線切り換
え時における電位変化を検出し、該電位変化により上記
基準電位を制御する手段を有することを特徴としている
。

し発明の実施例〕 以下、本発明の実施例を図面により説明する。

第４図は本発明の動作原理図であり、第１図は本発明の
実施例を示すセンス回路の構成図である。

第４図（ａ）、（ｂ）において、太１１！２０，２１゜
２２が本発明の動作に関係する電位レベルであり、２０
は本発明によって制御される基準電位レベル、２１は本
発明におけるワード線２に対する出力バッファ回路の入
力レベル、２２は本発明における出力バッフ７回路の出
力レベルをそれぞれ示す。

第４図（ａ）において、ワードｉｌｌから２に切り換え
られるとき、前述のように、ワードｌｌｌＡ１に接続さ
れたトランジスタＱ１のベース電位はレベル１２で示す
ように、またトランジスタＱ２のベース電位はレベル１
３で示すように、それぞれ変化し、ワード線２に接続さ
れたトランジスタＱ７のベース電位はレベル１４で示す
ように、またトランジスタＱ８のベース電位はレベル１
５で示すように、それぞれ変化する。そして、これらの
レベル１２〜１５が基準電圧駆動線４，５の電位Ｖｒｅ
ｆであるレベル１６と比較されるが、比較されるべきレ
ベルに達する時間が遅れると、読み出し時間が長くなり
、高速アクセスは不可能である。特に、ワード＠２に切
り換えられたとき、トランジスタＱ８のベース電位は第
４図（ａ）のＡ点になって基準電圧レベル１６との比較
が開始されるので。

読み出し時間が遅れてし、まう。

本発明においては、レベル１５の立ち上り時間が遅くて
も、比較すべき基準電圧レベル１６を制御して比較開始
時点を早くすれは、読み出し時間を短縮できることに着
目している。すなわち、第４図（ａ）に示すように、レ
ベル１２およびレベル１５が両方とも基準電圧レベル１
６より低い期間だけ、基準電圧レベル１６を低い電圧レ
ベル２０に設定して、読み出し電位の切り換え時点をＡ
からＢに移動させ、読み出し動作を高速化する。これに
より、出力バッフ７回路６の入力線７に生ずる電位変化
は、第４図（ｂ）のレベル２１のようになり、その結果
、出カバソファ回路６の出力は第１図（ｂ）のレベル１
９からレベル２２の電位変化になるので、ワードＮｌＡ
ｌからワードＮｌＡ２に切り換えたとき、ＩＩ　Ｏ′７
からｌ″が高速に切り換わって読み出される。

本発明では、第１図に示す点線３の部分を新しく付加す
る。各ワード線に接続されたダミー・セル３０．３１は
、対応する行の記憶セルと等価的に構成されたもので、
片方のトランジスタのみが接続されている。このダミー
・セル３０．３１の共通のエミッタと、読出・書込回路
の抵抗Ｒ４とに接続された２段のカレント・スイッチは
基準電圧レベル１６を制御するものである。

ダミー・セル３０のトランジスタＱ３ｏは、ワード線１
に接続された記憶セルの導通しているトランジスタ（例
えばＱ工）と全く同一状態であり、またダミー・セル３
１のトランジスタＱ３１は、ワード線２に接続された記
憶セルの導通しているトランジスタ（例えはＱｓ）と全
く同一状態である。したがって、ワード線ｌからワード
線２に切り換えられたとき、トランジスタＱ３０のベー
ス電位は第４図（ａ）のレベル１２、トランジスタＱ３
１のベース電位はレベル１５とそれぞれ同等のレベル変
化を示す。

このダミー・セルのトランジスタＱ　３０　、Ｑ　３ｉ
のエミッタを共通にして、トランジスタＱ３２゜Ｑａａ
で構成されるカレント・スイッチへの入力にする。

カレント・スイッチのトランジスタＱ３２のベースには
、ダミー・セルからのエミッタ出力電圧を、またトラン
ジスタＱ３３のベースには、第４図（ａ）のレベル１６
と同等の電位（必すしも同一でなくても良い）の電圧を
、それぞれ印加する。

すなわち、トランジスタＱ３３のベースには、基準電圧
レベルＶｒｅｆを与えるためのトランジスタＱ□４と電
流源Ｉ６の接続点、あるいはトランジスタＱ１５と電流
源Ｉ７の接続点に結合してもよく、また独立した電源電
圧に結合゛してもよい。

抵抗ＲＪ　”’−Ｒａ　ｒ　ｂランシスタロ１１〜Ｑ１
６および電流源１５〜エフで構成される読出・書込回路
は、読み出し状態においては、信号線４および５にＶｒ
ｅｆを発生させ、書き込み状態においては、書き込みデ
ータに応じてトランジスタＱｌｌと０１２のベース電位
を制御し、信号線４または５のいずれか一方を低電位に
して所望のデータを記憶セルに書き込むためのものであ
る。

また、トランジスタＱＢ、およびトランジスタＱｓａは
、選択さ九たディジット線（データＩＩＡ）のみに電流
１１＋　１２を流すためのものであり、信号線９または
９′には選択された１本のみが他に比べて高電位となる
ようなテコーダ出力が入力される。

また、出力バッファ回路６の、入力側の電流源１日、Ｉ
８は、１〜ランジスタＱｓ、Ｑｅのバイアス電流源であ
る。

いま、読み出し時において、信号線９に選択された高電
位信号が入力され、かつワード線１からワード線２に切
り換えられた場合、ワード線１に接続された記憶セルの
トランジスタＱ１、およびダミー・セルのトランジスタ
Ｑ３ｏの各ベース電位は、第４図（ａ）のレベル１２で
示す変化となり、ワード線２に接続された記憶セルのト
ランジスタＱ８およびダミー・セルのトランジスタＱ３
１の各ベース電位は、第４図（ａ）のレベル１５で示す
電位変化となる。この場合、カレント・スイッチのトラ
ンジスタＱ３２１Ｑ３３は、レベル１２とレベル１５の
両方がレベル１６の電位より低い場合のみ、電流１３０
がトランジスタＱ３３を流九るように設定される。つま
りトランジスタＱ３２とＱｅ３のベース電位の比較動作
は、あたかも記憶セルのトランジスタＱｌ、Ｑ［］と基
準電圧Ｖｒｅｆを与えるトランジスタＱａ、Ｑ、＋との
ベース電位の同時比較動作を、等価的に行うことになる
。

トランジスタＱ９４およびＱｌａｓで構成されるカレン
ト・スイッチは、読み出し動作時のみ、本発明の付加回
路３か動作するように設定され、読み出し動作時のみト
ランジスタＱ３．４のベース電位がトランジスタＱｓ５
のベース電位より高くなるように、読出・書込制御回路
により制御される。

したがって、読み出し動作時に、各ワード線に接続され
たタミー・セルのトうンシスタＱ３ｏ、Ｑ３１のベース
電位がいずれもＶｒｅｆより低いとき、電流Ｉ　３０は
アースから抵抗Ｒ４，トランジスタロ３４．トランジス
タＱ３３を経由して負電源電圧に流れる。つまり、トラ
ンジスタＱ３４のコレクタをＶｒｅｆの発生回路の抵抗
Ｒ４に接続することにより、電流Ｉ　３０が抵抗Ｒ４，
トランジスタＱａ３＋０３．＋を経由して流れるので、
抵抗Ｒ４の電圧降下分たけＶｒｅｆのレベルが低くなり
、信号線４および５には第４図（ａ）に示すレベル２０
のＶｒｅｆが現われる。

したがって、記憶セルのトランジスタＱ８のベース電位
の立ち上りが緩慢であっても、比較されるトランジスタ
Ｑ４のベース電圧が低くなるので、第４図（ａ）に示す
Ｂ点で比較が開始され、トランジスタＱ８のエミッタ電
流がトランジスタＱ４１Ｑａ＋抵抗Ｒ１を経由してアー
スに流れるため、出力バッフ７回路６の入力線７には第
４図（ｂ）のレベル２１の電圧が発生し、出力バッファ
回路６の出力には第４図（ｂ）のレベル２２の電圧が得
られる。

そして、レベル１２および１５が定常状態に達すると、
ダミー・セル３０．３１のトランジスタＱ３ｏ、Ｑ３１
のベース電位も定常状態に達するので、カレント・スイ
ッチが切り換わり、電流Ｉ３ｏはトランジスタＱａ２を
通って流れる。

これにより、抵抗Ｒ４の電圧降下が小さくなるので、　
Ｖｒｅｆはレベル２０からレベル１６に戻り、平常状態
で動作する。

なお、電流源Ｉ３１は、エミッタ・フォロア電流供給源
である。また、トランジスタＱａ４．Ｑ３５で構成され
るカレント・スイッチは、書き込み時に、本発明の付加
回ｗＩ３が記憶セルの動作マージンを減少させるような
影響がある場合にのみ特に必要であるが、そのような影
響がなければ取り除いてもよい。

〔発明の効果〕

以上説明したように、本発明のよ九ば、ダミー・セルを
設けて、ワード線選択移行時に、記憶セルを構成するト
ランジスタのベース電位の変化を等測的に発生させ、基
＊電圧レベルを制御するので、センス回路の遅れ時間を
短縮することができ、高速アクセスが可能となる。また
、記憶セルの情報を保持するための抵抗を大きくしても
、センス回路の遅れ時間に関係がないので、半導体メモ
リの集積度を上げることが可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示すセンス回路の構成図、第
２図はバイポーラＲＡＭのブロック構成図、第３図は従
来のセンス回路の構成図、第４図は従来および本発明に
おける電圧レベル説明図である。 ■、２：ワード線、３：本発明による付加回路。 ４．５：基準電圧信号線、６８出力バッファ回路、７．
８：バッファ回路入力線、９．９’　：ティジット線選
択信号線、１０，１１：ワード線の電位レベル、１２〜
１５：ｌ己憶セルのトランジスタのベース電位レベル、
１６：基準電圧レベル（Ｖｒｅｆ）、１７．１８，２１
：バッファ回路入力線に現われる電圧レベル、１９，２
２：出カバソファ回路の出力電圧レベル、２６：記憶セ
ル・マトリクス、２７：アドレス・デコーダ、２８：読
出・書込回路、２９：読出・書込制御回路、３０，３１
：ダミー・セル。 第　２　図 Ｄ／ＩＣ３ＵＶＸＡ１

Claims (1)

【特許請求の範囲】
1. 記憶セル内の電位と基準電位とを比較して、該記憶セル
   の記憶情報を読み出す半導体メモリのセンス回路におい
   て、各ワード線に接続され、かつ！２ｆｆｉセルと等価
   的に構成されたダミー・セル、および該ダミー・セルの
   ワード線切り換え時における電位変化を検出し、該電位
   変化により上記基準電位を制御する手段を有することを
   特徴とする半導体メモリのセンス回路。