JPH0345579B2 - - Google Patents
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- JPH0345579B2 JPH0345579B2 JP57038253A JP3825382A JPH0345579B2 JP H0345579 B2 JPH0345579 B2 JP H0345579B2 JP 57038253 A JP57038253 A JP 57038253A JP 3825382 A JP3825382 A JP 3825382A JP H0345579 B2 JPH0345579 B2 JP H0345579B2
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- Japan
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- transistor
- common node
- logic
- voltage
- speed
- Prior art date
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
発明の背景
発明の分野
本発明は論理回路、さらに具体的にいえば、周
知の各種の論理回路における切換え操作を向上ま
たは加速させるための配置に関するものである。
知の各種の論理回路における切換え操作を向上ま
たは加速させるための配置に関するものである。
背景情報
本発明を評価するための、具体的には本発明の
環境を構成するいくつかの文脈を理解するための
背景を与えるため、下記の米国特許を参照するこ
とができる。第3358154号、第3505535号、第
3549899号、第3564281号、第3699355号、第
3914628号。
環境を構成するいくつかの文脈を理解するための
背景を与えるため、下記の米国特許を参照するこ
とができる。第3358154号、第3505535号、第
3549899号、第3564281号、第3699355号、第
3914628号。
本発明に関して特に興味あるのは、上記特許の
うち２件、すなわち第3505535号および第3358159
号である。前者は、当技術で電流切換えとして知
られている、高速度論理回路構成の特定の形に対
する改良に関連しているため、特に注意すべきも
のである。この技術は、H.S.Yourkeの米国特許
第2964652号を参照すれば理解できるが、それに
記述されている回路は、他の大部分のスイツチ回
路に対して特に速度と安定性の点で優れている。
このいわゆる電流スイツチでは定常電流が供給さ
れ接地ベースの基準電位に対する論理トランジス
タまたは信号トランジスタにおける入力信号の電
位レベルに応じて、１個ないし複数個の論理トラ
ンジスタまたは接地ベース（基準）トランジスタ
によつて切換えられる。コレクタ負荷低抗体を流
れる電流は、ほぼ一定で予め定められているの
で、コレクタの電位の揺れを制限しそれによつて
トランジスタを飽和しない状態に保つて切換え速
度を増加させるように回路パラメータを選択する
ことができる。
うち２件、すなわち第3505535号および第3358159
号である。前者は、当技術で電流切換えとして知
られている、高速度論理回路構成の特定の形に対
する改良に関連しているため、特に注意すべきも
のである。この技術は、H.S.Yourkeの米国特許
第2964652号を参照すれば理解できるが、それに
記述されている回路は、他の大部分のスイツチ回
路に対して特に速度と安定性の点で優れている。
このいわゆる電流スイツチでは定常電流が供給さ
れ接地ベースの基準電位に対する論理トランジス
タまたは信号トランジスタにおける入力信号の電
位レベルに応じて、１個ないし複数個の論理トラ
ンジスタまたは接地ベース（基準）トランジスタ
によつて切換えられる。コレクタ負荷低抗体を流
れる電流は、ほぼ一定で予め定められているの
で、コレクタの電位の揺れを制限しそれによつて
トランジスタを飽和しない状態に保つて切換え速
度を増加させるように回路パラメータを選択する
ことができる。
米国特許第3505535号によつて実現された操作
の電流切換え方式に対する改良は、論理トランジ
スタまたは信号トランジスタの出力部に非線形ネ
ツトワークを含むことを伴つており、このネツト
ワークは必要とされる非線形インピーダンスを基
本的に供給する負荷トランジスタを含んでいる。
米国特許第3505535号の改良された回路の動作は、
カツトオフ条件下では極めて高いインピーダンス
を示すが、論理トランジスタがオンになると、通
常の直線形負荷トランジスタとは異なり負荷トラ
ンジスタの入力インピーダンスが極めて低い値に
まで減少するというものである。
の電流切換え方式に対する改良は、論理トランジ
スタまたは信号トランジスタの出力部に非線形ネ
ツトワークを含むことを伴つており、このネツト
ワークは必要とされる非線形インピーダンスを基
本的に供給する負荷トランジスタを含んでいる。
米国特許第3505535号の改良された回路の動作は、
カツトオフ条件下では極めて高いインピーダンス
を示すが、論理トランジスタがオンになると、通
常の直線形負荷トランジスタとは異なり負荷トラ
ンジスタの入力インピーダンスが極めて低い値に
まで減少するというものである。
米国特許第3505535号の改良された回路の利点
がいかなるものであれ、以下で明らかになるよう
に、その表面的に類似する構造は、全体として本
発明のそれとは異なるものである。
がいかなるものであれ、以下で明らかになるよう
に、その表面的に類似する構造は、全体として本
発明のそれとは異なるものである。
既に上述したもう１つの関連文献は、高速論理
ゲートのための配置を記述している米国特許第
3358154号であり、その第２図に「tri−state」す
なわち三状態構造が示されている。この回路も本
出願人の発明の回路構造と似ている。しかし、そ
の動作は切換え速度の向上が電力を犠牲にして得
られるという点で根本的に異なつている。その上
米国特許第3358154号の回路の性格は、増加トラ
ンジスタが全く異なる方式で動作するとみなせる
ものである。すなわち、この特定の増加トランジ
スタは、論理トランジスタないし信号トランジス
タとは反応の状態で操作する必要があり、過渡の
間は、信号トランジスタないし論理トランジスタ
がオンに変わるとき常にオフに変わりの逆の場合
は逆となる。
ゲートのための配置を記述している米国特許第
3358154号であり、その第２図に「tri−state」す
なわち三状態構造が示されている。この回路も本
出願人の発明の回路構造と似ている。しかし、そ
の動作は切換え速度の向上が電力を犠牲にして得
られるという点で根本的に異なつている。その上
米国特許第3358154号の回路の性格は、増加トラ
ンジスタが全く異なる方式で動作するとみなせる
ものである。すなわち、この特定の増加トランジ
スタは、論理トランジスタないし信号トランジス
タとは反応の状態で操作する必要があり、過渡の
間は、信号トランジスタないし論理トランジスタ
がオンに変わるとき常にオフに変わりの逆の場合
は逆となる。
従つて、論理回路の性能を向上させるための手
段をもたらすこと、さらに具体的に言えば各種の
論理回路の動作速度を増加させることが本発明の
主目的である。
段をもたらすこと、さらに具体的に言えば各種の
論理回路の動作速度を増加させることが本発明の
主目的である。
さらに特定の目的は、論理回路とそれと連動す
る増加装置とに共通するノードに接続された速度
増加装置の切換えに伴なう遅延ないし遅れ時間を
利用して、論理回路の切換え速度を増加させるこ
とである。
る増加装置とに共通するノードに接続された速度
増加装置の切換えに伴なう遅延ないし遅れ時間を
利用して、論理回路の切換え速度を増加させるこ
とである。
切換え速度増加の実現は増加トランジスタの高
速論理装置の出力部への結合を、増加トランジス
タまたはそれと等価の装置からの電流の放電が出
力信号の遷移時間の間にうまく利用できるように
配置できるという認識にある。
速論理装置の出力部への結合を、増加トランジス
タまたはそれと等価の装置からの電流の放電が出
力信号の遷移時間の間にうまく利用できるように
配置できるという認識にある。
発明の概要
上記のおよびその他の目的は、両装置に共通の
ノードに接続された速度増加トランジスタを備え
た少くとも１個の信号装置または論理装置を含
む、切換え速度の増加した論理回路によつて達成
される。すなわち速度増加トランジスタは、論理
出力信号の遷移期間中に電流を放電して出力電圧
を「プル・アツプ」できるように、言い換えれ
ば、出力信号の過渡勾配を加速できるように配置
され、模範的実施例では、速度増加トランジスタ
が特定の論理波形の前線であれ後線であれ、共通
ノードに対する上向電圧遷移を加速する。
ノードに接続された速度増加トランジスタを備え
た少くとも１個の信号装置または論理装置を含
む、切換え速度の増加した論理回路によつて達成
される。すなわち速度増加トランジスタは、論理
出力信号の遷移期間中に電流を放電して出力電圧
を「プル・アツプ」できるように、言い換えれ
ば、出力信号の過渡勾配を加速できるように配置
され、模範的実施例では、速度増加トランジスタ
が特定の論理波形の前線であれ後線であれ、共通
ノードに対する上向電圧遷移を加速する。
従つて、速度増加トランジスタは、電荷貯蔵手
段として機能し、その動作は、それと連動する論
理装置ないし信号装置が導電中に電流を導くよう
になつていることがわかる。さらに、論理装置が
オフになつた後も導電し続け、その結果、前記の
ように過渡勾配における加速をもたらす。出力波
形の上昇時間は、この速度増加トランジスタがあ
るために基本的に短縮される。
段として機能し、その動作は、それと連動する論
理装置ないし信号装置が導電中に電流を導くよう
になつていることがわかる。さらに、論理装置が
オフになつた後も導電し続け、その結果、前記の
ように過渡勾配における加速をもたらす。出力波
形の上昇時間は、この速度増加トランジスタがあ
るために基本的に短縮される。
この速度増加配置のより具体的な特徴は、ベー
ス抵抗体と速度増加トランジスタの特定の接続に
ある。このベース抵抗体は、速度増加トランジス
タのベースから電位源へ接続されている。さら
に、できればコレクタ抵抗体を速度増加トランジ
スタのコレクタから同じ電位源に接続すると有利
である。定常状態条件で電流を論理トランジスタ
に供給するため、もう１つの抵抗体が速度増加ト
ランジスタの両端に、すなわちそのエミツタから
該電位源に接続されている。この「分路」抵抗体
は、前述の基本的な切換え回路の論理トランジス
タの出力部における通常の負担抵抗体と同じやり
方で機能する。
ス抵抗体と速度増加トランジスタの特定の接続に
ある。このベース抵抗体は、速度増加トランジス
タのベースから電位源へ接続されている。さら
に、できればコレクタ抵抗体を速度増加トランジ
スタのコレクタから同じ電位源に接続すると有利
である。定常状態条件で電流を論理トランジスタ
に供給するため、もう１つの抵抗体が速度増加ト
ランジスタの両端に、すなわちそのエミツタから
該電位源に接続されている。この「分路」抵抗体
は、前述の基本的な切換え回路の論理トランジス
タの出力部における通常の負担抵抗体と同じやり
方で機能する。
１つの具体的特徴は、速度増加トランジスタ中
に貯蔵されている電荷が、該速度増加トランジス
タのベースから上記のベース抵抗体を経て電位
源、典型的な場合はアースに向う逆ベース電流の
流れによつて放電されることに関連するものであ
る。
に貯蔵されている電荷が、該速度増加トランジス
タのベースから上記のベース抵抗体を経て電位
源、典型的な場合はアースに向う逆ベース電流の
流れによつて放電されることに関連するものであ
る。
もう１つの具体的特徴は、速度増加トランジス
タについてエミツタ電流IEの負荷電流に対する比
を１よりも大きくすることにある。ことことは、
以後十分に説明するように、いくつかの抵抗体を
選択することによつて実現される。特に、本発明
の回路性能は、負荷抵抗体を増加させた場合、速
度増加トランジスタ中をより多くの電流が流れて
「スナツプ」作用が向上するために向上する。
タについてエミツタ電流IEの負荷電流に対する比
を１よりも大きくすることにある。ことことは、
以後十分に説明するように、いくつかの抵抗体を
選択することによつて実現される。特に、本発明
の回路性能は、負荷抵抗体を増加させた場合、速
度増加トランジスタ中をより多くの電流が流れて
「スナツプ」作用が向上するために向上する。
更にもう１つの特徴は、充分な電荷貯蔵が実現
でき、必要とされる特別な速度増加が実現でき
る、論理装置よりも速度の遅い速度増加トランジ
スタを選択することに関連している。
でき、必要とされる特別な速度増加が実現でき
る、論理装置よりも速度の遅い速度増加トランジ
スタを選択することに関連している。
本発明のその他の目的、利点および特徴を理解
できるようにするため、次に添付の図面に則して
説明を行なう。なお図面では、同様の部品には同
じ番号をつけてある。
できるようにするため、次に添付の図面に則して
説明を行なう。なお図面では、同様の部品には同
じ番号をつけてある。
良好な実施例の説明
電流切換え方式として知られている論理回路の
形態または型式は、上記のようにすなわち米国特
許第3505535号を参照することによつて理解でき
る。
形態または型式は、上記のようにすなわち米国特
許第3505535号を参照することによつて理解でき
る。
第１図には、電位電源VBBおよび抵抗体REを含
む電流電源１０が示している。これは、基本的に
定常な電流を論理トランジスタないし信号トラン
ジスタT1，T2，T3，T4に供給し、またはかかる
電流を、そのベースがシヨツトキ・バリア・ダイ
オード１２を経てアースに接続されている基準ト
ランジスタT5に供給する。シヨツトキ・バリ
ア・ダイオード１４は、T5の飽和を防止するク
ランプとして働き、抵抗体RSを介してVBBに接続
されている。同様のダイオード１６，１８，２
０，２２がトランジスタT1，T2，T3，T4に対し
て同じ目的で機能する。第１図の回路は、以下の
ような典型的な抵抗体を値をもつ。
む電流電源１０が示している。これは、基本的に
定常な電流を論理トランジスタないし信号トラン
ジスタT1，T2，T3，T4に供給し、またはかかる
電流を、そのベースがシヨツトキ・バリア・ダイ
オード１２を経てアースに接続されている基準ト
ランジスタT5に供給する。シヨツトキ・バリ
ア・ダイオード１４は、T5の飽和を防止するク
ランプとして働き、抵抗体RSを介してVBBに接続
されている。同様のダイオード１６，１８，２
０，２２がトランジスタT1，T2，T3，T4に対し
て同じ目的で機能する。第１図の回路は、以下の
ような典型的な抵抗体を値をもつ。
RS＝4Kオーム
RC1＝RC2＝RB1＝RB2＝4Kオーム
RCS1＝RCS2＝150オーム
RE＝200オーム
VBB＝−1.8V
第１図の電流切換え回路はそれぞれ自体
「NOR」機能を実現する。しかし、本発明の独自
の側面は、電流スイツチ回路が、「スナツプ」ト
ランジスタの存在によつて改造されており、この
「スナツプ」トランジスタ貯蔵電荷特性を利用し
て非常に速い切換え速度を得ることができる。こ
の回路は、以下のように動作する。
「NOR」機能を実現する。しかし、本発明の独自
の側面は、電流スイツチ回路が、「スナツプ」ト
ランジスタの存在によつて改造されており、この
「スナツプ」トランジスタ貯蔵電荷特性を利用し
て非常に速い切換え速度を得ることができる。こ
の回路は、以下のように動作する。
トランジスタT1〜T4のベースに入力部に「ダ
ウン」電圧レベルを印加すると、電源１０からの
定常電流がトランジスタT5中を流れ、その結果
定常状態の電流IC2が基本的に抵抗体RC2中を流れ
る。従つて、論理関数Ｆ＝Ａ＋Ｂ＋Ｃ＋Ｄを実現
するOUT２の出力（同位相出力）は入力部
ABCDが「ダウン」電圧レベルにあるとき、そ
れに対応する「ダウン」電圧レベルにある。典型
的な場合では、第１図に示すように、この「ダウ
ン」電圧レベルは−0.8ボルトであり、一方「ア
ツプ」レベルは、−0.3ボルトである。
ウン」電圧レベルを印加すると、電源１０からの
定常電流がトランジスタT5中を流れ、その結果
定常状態の電流IC2が基本的に抵抗体RC2中を流れ
る。従つて、論理関数Ｆ＝Ａ＋Ｂ＋Ｃ＋Ｄを実現
するOUT２の出力（同位相出力）は入力部
ABCDが「ダウン」電圧レベルにあるとき、そ
れに対応する「ダウン」電圧レベルにある。典型
的な場合では、第１図に示すように、この「ダウ
ン」電圧レベルは−0.8ボルトであり、一方「ア
ツプ」レベルは、−0.3ボルトである。
動作中に、「アツプ」レベルの形の論理入力が
ABCまたはＤ入力部の１つに存在するとき、例
えばＡ入力部に「１」が存在するとき、トランジ
スタT1がオンになる。周知の電流スイツチ方式
動作によれば、それに応じてT5はオフになる。
T1中を流れる電流は、速度増加トランジスタな
いし「スナツプ」トランジスタTS1を過励振す
る。すなわちTS1はオンになつて、ハード・ター
ンオフすなわちOUT１の出力によつて励振され
るステージへの負遷移をもたらす。この出力での
論理関数はＥ＝＋＋＋である。
ABCまたはＤ入力部の１つに存在するとき、例
えばＡ入力部に「１」が存在するとき、トランジ
スタT1がオンになる。周知の電流スイツチ方式
動作によれば、それに応じてT5はオフになる。
T1中を流れる電流は、速度増加トランジスタな
いし「スナツプ」トランジスタTS1を過励振す
る。すなわちTS1はオンになつて、ハード・ター
ンオフすなわちOUT１の出力によつて励振され
るステージへの負遷移をもたらす。この出力での
論理関数はＥ＝＋＋＋である。
トランジスタT5はオフになるが、回路の反対
側の補助的速度増加ないし「スナツプ」トランジ
スタであるTS2はまだオフにはならない。すなわ
ち、この装置中に電荷が貯蔵されているために、
依然として導電している。この電流（逆ベース電
流IB2）は、RB2を通つて放電し、図のようにその
出力はOUT２の波形中の電圧スパイクとして現
われる。遷移時間ないし「上昇」時間の改良は、
点線で示した通常の上昇時間（NRT）をこうし
て得られる速い上昇時間（FRT）と比較して評
価することができる。
側の補助的速度増加ないし「スナツプ」トランジ
スタであるTS2はまだオフにはならない。すなわ
ち、この装置中に電荷が貯蔵されているために、
依然として導電している。この電流（逆ベース電
流IB2）は、RB2を通つて放電し、図のようにその
出力はOUT２の波形中の電圧スパイクとして現
われる。遷移時間ないし「上昇」時間の改良は、
点線で示した通常の上昇時間（NRT）をこうし
て得られる速い上昇時間（FRT）と比較して評
価することができる。
入力部Ａが約−0.8ボルトの「ダウン」レベル
へと傾斜すると、T1はオフになりT5はオンにな
る。TS2が過励振され、TS1がRB1を通つて放電す
る、同様の過程が起こる。
へと傾斜すると、T1はオフになりT5はオンにな
る。TS2が過励振され、TS1がRB1を通つて放電す
る、同様の過程が起こる。
RC1およびRC2を通る定常状態電流は、各出力
ノードで「アツプ」レベルに保たれ、定常状態条
件でのそれぞれ次のステージを励振する。低抗体
RB1およびRCS1は、逆位相出力OUT１にみられる
電圧スパイクを増大させるための能動積分器とし
て働き、一方抵抗体RB2およびRCS2は同位相出力
OUT２について同じ機能を果す。
ノードで「アツプ」レベルに保たれ、定常状態条
件でのそれぞれ次のステージを励振する。低抗体
RB1およびRCS1は、逆位相出力OUT１にみられる
電圧スパイクを増大させるための能動積分器とし
て働き、一方抵抗体RB2およびRCS2は同位相出力
OUT２について同じ機能を果す。
次に第２図は、本発明にもとづく論理回路の第
２の形ないし実施例を図示したものである。第２
図のこの回路は、第１図に見られた電流スイツチ
回路の逆位相部分に非常に類似した高速「NOR」
論理回路である。この回路の典型的な抵抗体の値
は以下の通りである。
２の形ないし実施例を図示したものである。第２
図のこの回路は、第１図に見られた電流スイツチ
回路の逆位相部分に非常に類似した高速「NOR」
論理回路である。この回路の典型的な抵抗体の値
は以下の通りである。
SBD 約0.56（100μaにおいて）
RC 約4K
RB 約4K
RCS 約0.150K
RE 約0.050K
VBB 約−1.4V
第２図の回路の動作は、Ａにおける入力が約−
0.3ボルトに高まると、トランジスタT1がオンに
なるというものである。抵抗体REは、このとき
大部分は先に速度増加トランジスタないし「スナ
ツプ」トランジスタと呼んだトランジスタTSの
順バイアス・ダイオードを通つて供給される、電
流の量を制限する。TSのベースに電荷を貯蔵し
ておくためにはTSを充分な電流が通ることが必
要である。先の第１図の場合と同様に、論理トラ
ンジスタT1〜T4は、それらのコレクタ・ベース
接合の両端に接続された各シヨツトキ・バリアに
よつて飽和しない状態に保たれている。出力は入
力部Ａに印加される入力信号と逆位相ないし位相
外れになつているのでその電圧は約−0.8である。
0.3ボルトに高まると、トランジスタT1がオンに
なるというものである。抵抗体REは、このとき
大部分は先に速度増加トランジスタないし「スナ
ツプ」トランジスタと呼んだトランジスタTSの
順バイアス・ダイオードを通つて供給される、電
流の量を制限する。TSのベースに電荷を貯蔵し
ておくためにはTSを充分な電流が通ることが必
要である。先の第１図の場合と同様に、論理トラ
ンジスタT1〜T4は、それらのコレクタ・ベース
接合の両端に接続された各シヨツトキ・バリアに
よつて飽和しない状態に保たれている。出力は入
力部Ａに印加される入力信号と逆位相ないし位相
外れになつているのでその電圧は約−0.8である。
しかし、ここでＡの入力が−0.8ボルトに下が
ると、トランジスタT1はオフになる。既に、第
１図に関して説明したように、速度増加トランジ
スタないし「スナツプ」トランジスタTSは、そ
こに電荷が貯蔵されているため依然として導電し
ている。この電流はベース抵抗体RBを通つて放
電し、図のように出力は誘導電圧スパイクのよう
に見えるものを伴つた「アツプ」遷移となり、そ
れによつて高速スイツチングを与える。貯蔵され
ていた電荷がTSから除かれると、励振されてい
るステージRC負荷抵抗体を通して供給される電
流によつてオンに保たれる。トランジスタTSの
コレクタおよびアースに接続された抵抗体RCSお
よび同じくアース接続された抵抗体RBは、一緒
になつて積分器として働き抵抗体RCが必要な直
流電流を供給できるようになるまで、出力部の電
圧を高い電圧レベルすなわち最もプラスの電圧レ
ベルに維持する。電圧供給電源VBBは、次のステ
ージのターンオフが確保できるように、慎重に選
ばなければならない。
ると、トランジスタT1はオフになる。既に、第
１図に関して説明したように、速度増加トランジ
スタないし「スナツプ」トランジスタTSは、そ
こに電荷が貯蔵されているため依然として導電し
ている。この電流はベース抵抗体RBを通つて放
電し、図のように出力は誘導電圧スパイクのよう
に見えるものを伴つた「アツプ」遷移となり、そ
れによつて高速スイツチングを与える。貯蔵され
ていた電荷がTSから除かれると、励振されてい
るステージRC負荷抵抗体を通して供給される電
流によつてオンに保たれる。トランジスタTSの
コレクタおよびアースに接続された抵抗体RCSお
よび同じくアース接続された抵抗体RBは、一緒
になつて積分器として働き抵抗体RCが必要な直
流電流を供給できるようになるまで、出力部の電
圧を高い電圧レベルすなわち最もプラスの電圧レ
ベルに維持する。電圧供給電源VBBは、次のステ
ージのターンオフが確保できるように、慎重に選
ばなければならない。
上記の特に第２図に関する説明からわかるよう
に、T1，T2，T3およびT4がオフになると出力電
圧を急速に引上げる速度増加トランジスタが逆ベ
ース電流を放電するために、出力電圧は急速に増
大する。同様にT1，T2，T3またはT4がオンにな
ると、速度増加トランジスタ（これは入力論理装
置よりもスイツチング速度が遅い装置として設計
するのが望ましい）がT1，T2，T3またはT4ほど
急速にオンになれないために、出力電圧はやはり
急速に低下する。従つて、速度増加トランジスタ
は、出力負荷がその閾値電圧以下に低下するまで
オンにならないので、論理トランジスタに対する
負荷とはならない。こうして、上昇出力遷移でも
下降出力遷移でも、電圧の行過ぎが得られる。
に、T1，T2，T3およびT4がオフになると出力電
圧を急速に引上げる速度増加トランジスタが逆ベ
ース電流を放電するために、出力電圧は急速に増
大する。同様にT1，T2，T3またはT4がオンにな
ると、速度増加トランジスタ（これは入力論理装
置よりもスイツチング速度が遅い装置として設計
するのが望ましい）がT1，T2，T3またはT4ほど
急速にオンになれないために、出力電圧はやはり
急速に低下する。従つて、速度増加トランジスタ
は、出力負荷がその閾値電圧以下に低下するまで
オンにならないので、論理トランジスタに対する
負荷とはならない。こうして、上昇出力遷移でも
下降出力遷移でも、電圧の行過ぎが得られる。
以上述べたように、導通時に電荷を貯蔵し、入
力論理装置よりもスイチング速度が遅い速度増加
トランジスタを用いる本発明によれば、上昇出力
遷移および下降出力遷移を改善でき、高速スイツ
チングを達成することができる。
力論理装置よりもスイチング速度が遅い速度増加
トランジスタを用いる本発明によれば、上昇出力
遷移および下降出力遷移を改善でき、高速スイツ
チングを達成することができる。
第１図は本発明を組み込んだ論理回路の第１の
回路例である。第２図は本発明を組み込むことの
できる論理回路の第２の回路例である。 T1，T2，T3，T4……論理素子、TS1，TS2，TS
……速度増加トランジスタ、RB1，RB2，RB，
RC1，RC2，RC……抵抗。
回路例である。第２図は本発明を組み込むことの
できる論理回路の第２の回路例である。 T1，T2，T3，T4……論理素子、TS1，TS2，TS
……速度増加トランジスタ、RB1，RB2，RB，
RC1，RC2，RC……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 共通ノードと、 入力信号に応答して導通し、導通した時上記共
通ノードを低電圧レベルに結合する少なくとも１
つの入力論理素子と、 エミツタが上記共通ノードに接続され、コレク
タが所定の電圧点に接続された、上記入力論理素
子よりもスイツチング速度が遅い速度増加トラン
ジスタと、 上記トランジスタのベースと上記電圧点との間
に接続されたベース抵抗と、 上記共通ノードと上記電圧点との間に接続され
た負荷抵抗と、 上記共通ノードに結合された出力端子と を有し、上記トランジスタは、上記入力論理素子
が導通した時導通して電荷を貯蔵し、上記入力論
理素子が非導通になる遷移期間に上記ベース抵抗
を介して電流放電を与えて上記共通ノードの電圧
を引上げ、上記出力端子の電圧遷移を加速するこ
とを特徴とする論理回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/273,706 US4529894A (en) | 1981-06-15 | 1981-06-15 | Means for enhancing logic circuit performance |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57207430A JPS57207430A (en) | 1982-12-20 |
| JPH0345579B2 true JPH0345579B2 (ja) | 1991-07-11 |
Family
ID=23045063
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57038253A Granted JPS57207430A (en) | 1981-06-15 | 1982-03-12 | Logic circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4529894A (ja) |
| EP (1) | EP0067318B1 (ja) |
| JP (1) | JPS57207430A (ja) |
| DE (1) | DE3268768D1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682056A (en) * | 1985-10-16 | 1987-07-21 | International Business Machines Corporation | Switching circuit having low speed/power product |
| US4728814A (en) * | 1986-10-06 | 1988-03-01 | International Business Machines Corporation | Transistor inverse mode impulse generator |
| US4694261A (en) * | 1986-10-29 | 1987-09-15 | International Business Machines Corporation | Integrated high gain voltage controlled oscillator |
| US4792706A (en) * | 1986-12-16 | 1988-12-20 | Texas Instruments Incorporated | ECL gates using diode-clamped loads and Schottky clamped reference bias |
| US4845387A (en) * | 1987-05-28 | 1989-07-04 | Texas Instruments Incorporated | Non-stacked ECL type and function |
| US4857766A (en) * | 1987-10-30 | 1989-08-15 | International Business Machine Corporation | BiMos input circuit |
| US4806785A (en) * | 1988-02-17 | 1989-02-21 | International Business Machines Corporation | Half current switch with feedback |
| US5332929A (en) * | 1993-04-08 | 1994-07-26 | Xilinx, Inc. | Power management for programmable logic devices |
Family Cites Families (16)
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|---|---|---|---|---|
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| US3358154A (en) * | 1964-10-29 | 1967-12-12 | Westinghouse Electric Corp | High speed, low dissipation logic gates |
| US3518449A (en) * | 1966-02-01 | 1970-06-30 | Texas Instruments Inc | Integrated logic network |
| US3564281A (en) * | 1966-12-23 | 1971-02-16 | Hitachi Ltd | High speed logic circuits and method of constructing the same |
| US3505535A (en) * | 1967-01-03 | 1970-04-07 | Ibm | Digital circuit with antisaturation collector load network |
| USRE27804E (en) | 1967-02-28 | 1973-10-30 | Transistor-transistor logic circuits having improved voltage transfer characteristics | |
| US3549899A (en) * | 1967-03-31 | 1970-12-22 | Rca Corp | Input and output emitter-follower cml circuitry |
| US3699355A (en) * | 1971-03-02 | 1972-10-17 | Rca Corp | Gate circuit |
| US3769524A (en) * | 1972-06-27 | 1973-10-30 | Ibm | Transistor switching circuit |
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| US3914628A (en) * | 1972-10-27 | 1975-10-21 | Raytheon Co | T-T-L driver circuitry |
| DE2634093A1 (de) * | 1976-07-29 | 1978-02-02 | Licentia Gmbh | Nor-logikschaltung |
| JPS5318376A (en) * | 1976-08-04 | 1978-02-20 | Fujitsu Ltd | Receiving circuit |
| US4112314A (en) * | 1977-08-26 | 1978-09-05 | International Business Machines Corporation | Logical current switch |
| US4251737A (en) * | 1978-12-29 | 1981-02-17 | International Business Machines Corporation | Dottable active collector driver circuit |
-
1981
- 1981-06-15 US US06/273,706 patent/US4529894A/en not_active Expired - Lifetime
-
1982
- 1982-03-12 JP JP57038253A patent/JPS57207430A/ja active Granted
- 1982-05-14 DE DE8282104240T patent/DE3268768D1/de not_active Expired
- 1982-05-14 EP EP82104240A patent/EP0067318B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4529894A (en) | 1985-07-16 |
| EP0067318A1 (en) | 1982-12-22 |
| DE3268768D1 (en) | 1986-03-13 |
| EP0067318B1 (en) | 1986-01-29 |
| JPS57207430A (en) | 1982-12-20 |
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