JPH0666680B2 - Ｔｔｌ回路 - Google Patents
Ｔｔｌ回路Info
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- JPH0666680B2 JPH0666680B2 JP59178263A JP17826384A JPH0666680B2 JP H0666680 B2 JPH0666680 B2 JP H0666680B2 JP 59178263 A JP59178263 A JP 59178263A JP 17826384 A JP17826384 A JP 17826384A JP H0666680 B2 JPH0666680 B2 JP H0666680B2
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- JP
- Japan
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- transistor
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- potential
- output voltage
- point
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/088—Transistor-transistor logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はTTL（トランジスタ・トランジスタ・ロジッ
ク）回路に関し、特に僅かの消費電力によって出力電圧
がＨレベルからＬレベルに遷移する際のスイッチング速
度を早めるようにしたTTL回路に関する。
ク）回路に関し、特に僅かの消費電力によって出力電圧
がＨレベルからＬレベルに遷移する際のスイッチング速
度を早めるようにしたTTL回路に関する。
第２図は、従来から知られているTTL回路の一例として
インバータとして動作する回路を示す。
インバータとして動作する回路を示す。
第２図中、D1はショットキーバリヤダイオード（以下単
に「ダイオード」という）、Q1,Q2,Q3,Q4およびQ5は、
そのコレクタとベース間にショットキーバリヤダイオー
ドが接続されたショットキーバリヤダイオードクランプ
付トランジスタ（以下単に「トランジスタ」という）、
R1,R2,R3,R4およびR5は抵抗であって、Q1はベースに印
加された入力信号の位相を同方向位相と逆方向位相に分
ける所謂フェーズスプリッタ、Q2は所謂出力トランジス
タである。またトランジスタQ3と抵抗R3,R4により所謂
プルダウン回路１が構成され、更にダーリントン接続さ
れたトランジスタQ4,Q5と抵抗R5により所謂オフバッフ
ァ回路２が構成される。
に「ダイオード」という）、Q1,Q2,Q3,Q4およびQ5は、
そのコレクタとベース間にショットキーバリヤダイオー
ドが接続されたショットキーバリヤダイオードクランプ
付トランジスタ（以下単に「トランジスタ」という）、
R1,R2,R3,R4およびR5は抵抗であって、Q1はベースに印
加された入力信号の位相を同方向位相と逆方向位相に分
ける所謂フェーズスプリッタ、Q2は所謂出力トランジス
タである。またトランジスタQ3と抵抗R3,R4により所謂
プルダウン回路１が構成され、更にダーリントン接続さ
れたトランジスタQ4,Q5と抵抗R5により所謂オフバッフ
ァ回路２が構成される。
いま入力電圧VINがＬレベルになると、抵抗R1、ダイオ
ードD1を通して入力側（IN）に電流が流れ、フェーズス
プリッタQ1のベース電流がなくなってフェーズスプリッ
タQ1がオフとなり、点の電位は電源電圧Vcc近くまで
引き上げられる。またフェーズスプリッタQ1がオフとな
ることにより、出力トランジスタQ2のベース電流もなく
なって出力トランジスタQ2もオフとなる。このとき出力
電圧VOUTは、点の電位（ほゞVccに等しい）からトラ
ンジスタQ4およびQ5のベースエミッタ間電圧（トランジ
スタQ4,Q5のベースエミッタ接合には出力トランジスタQ
2の漏れ電流分が流れている）を差引いたものとなり、V
ccを5V、トランジスタQ4およびQ5のベースエミッタ間電
圧をそれぞれ0.8VとすればVOH（Ｈレベルの出力電圧）
として約3.4Vがえられる。
ードD1を通して入力側（IN）に電流が流れ、フェーズス
プリッタQ1のベース電流がなくなってフェーズスプリッ
タQ1がオフとなり、点の電位は電源電圧Vcc近くまで
引き上げられる。またフェーズスプリッタQ1がオフとな
ることにより、出力トランジスタQ2のベース電流もなく
なって出力トランジスタQ2もオフとなる。このとき出力
電圧VOUTは、点の電位（ほゞVccに等しい）からトラ
ンジスタQ4およびQ5のベースエミッタ間電圧（トランジ
スタQ4,Q5のベースエミッタ接合には出力トランジスタQ
2の漏れ電流分が流れている）を差引いたものとなり、V
ccを5V、トランジスタQ4およびQ5のベースエミッタ間電
圧をそれぞれ0.8VとすればVOH（Ｈレベルの出力電圧）
として約3.4Vがえられる。
次に入力電圧VINがＨレベルになると、ダイオードD1が
オフとなって抵抗R1からフェーズスプリッタQ1にベース
電流が流れてフェーズスプリッタQ1がオンとなり、更に
出力トランジスタQ2もオンとなる。このとき点の電位
は引き下げられ、トランジスタQ4,Q5はオフとなる。し
たがって出力電圧はＬレベルとなり、これをVOLとすれ
ば、VOLは出力トランジスタQ2のコレクタエミッタ間電
圧、すなわち出力トランジスタQ2のベースエミッタ間電
圧（約0.8V）から出力トランジスタQ2のベースコレクタ
間に接続されたショットキーバリヤダイオードにかかる
電圧（約0.4V）を差引いたものとなり約0.4Vとなる。
オフとなって抵抗R1からフェーズスプリッタQ1にベース
電流が流れてフェーズスプリッタQ1がオンとなり、更に
出力トランジスタQ2もオンとなる。このとき点の電位
は引き下げられ、トランジスタQ4,Q5はオフとなる。し
たがって出力電圧はＬレベルとなり、これをVOLとすれ
ば、VOLは出力トランジスタQ2のコレクタエミッタ間電
圧、すなわち出力トランジスタQ2のベースエミッタ間電
圧（約0.8V）から出力トランジスタQ2のベースコレクタ
間に接続されたショットキーバリヤダイオードにかかる
電圧（約0.4V）を差引いたものとなり約0.4Vとなる。
なおこの状態において点の電位は出力トランジスタQ2
のベースエミッタ間電圧に等しく約0.8V、点の電位は
点の電位にフェーズスプリッタQ1のベースエミッタ間
電圧を加えた約1.6V、点の電位は点の電位からフェ
ーズスプリッタQ1のベースコレクタ間に接続されたショ
ットキーバリヤダイオードにかかる電圧（約0.4V）を差
引いた約1.2Vとなる。したがって点と出力端子との間
の電位差は約0,8Vしかなく、ダーリントン接続されたト
ランジスタQ4およびQ5のベースエミッタ間がオンとなる
に必要な電圧（２×0.8＝1.6V程度）に達していないた
め、上述したようにトランジスタQ4,Q5はオフとなる。
のベースエミッタ間電圧に等しく約0.8V、点の電位は
点の電位にフェーズスプリッタQ1のベースエミッタ間
電圧を加えた約1.6V、点の電位は点の電位からフェ
ーズスプリッタQ1のベースコレクタ間に接続されたショ
ットキーバリヤダイオードにかかる電圧（約0.4V）を差
引いた約1.2Vとなる。したがって点と出力端子との間
の電位差は約0,8Vしかなく、ダーリントン接続されたト
ランジスタQ4およびQ5のベースエミッタ間がオンとなる
に必要な電圧（２×0.8＝1.6V程度）に達していないた
め、上述したようにトランジスタQ4,Q5はオフとなる。
このように出力電圧がＬレベルの状態においては抵抗R1
およびR2の両者に電流が流れるのに対し、出力電圧がＨ
レベルの状態においてはフェーズスプリッタQ1がオフと
なり更にトランジスタQ4、Q5のベース電流を無視すれば
抵抗R1のみに電流が流れるものとみることができる。
およびR2の両者に電流が流れるのに対し、出力電圧がＨ
レベルの状態においてはフェーズスプリッタQ1がオフと
なり更にトランジスタQ4、Q5のベース電流を無視すれば
抵抗R1のみに電流が流れるものとみることができる。
更にトランジスタQ3と抵抗R3,R4からなるプルダウン回
路１およびダーリントン接続されたトランジスタQ4,Q5
と抵抗R5からなるオフバッファ回路２が、何れも出力電
圧をＬレベルからＨレベルに遷移させる際のスイッチン
グ速度を早めるために設けられる。
路１およびダーリントン接続されたトランジスタQ4,Q5
と抵抗R5からなるオフバッファ回路２が、何れも出力電
圧をＬレベルからＨレベルに遷移させる際のスイッチン
グ速度を早めるために設けられる。
すなわち出力電圧をＬレベルからＨレベルに遷移させる
ために入力電圧がＨレベルからＬレベルに切換えたとき
には、フェーズスプリッタQ1がオフとなりそれにより出
力トランジスタQ2のベース電流がなくなって出力トラン
ジスタQ2もオフとなるのであるが、この場合出力トラン
ジスタQ2のベースとアース間に存在する寄生容量に蓄積
されていたチャージが出力トランジスタQ2のベース側に
放電して出力トランジスタQ2がオフするのを遅らせる。
これに対し上記プルダウン回路１は該寄生容量の電荷を
引いて出力トランジスタQ2のオフ時間を早める。
ために入力電圧がＨレベルからＬレベルに切換えたとき
には、フェーズスプリッタQ1がオフとなりそれにより出
力トランジスタQ2のベース電流がなくなって出力トラン
ジスタQ2もオフとなるのであるが、この場合出力トラン
ジスタQ2のベースとアース間に存在する寄生容量に蓄積
されていたチャージが出力トランジスタQ2のベース側に
放電して出力トランジスタQ2がオフするのを遅らせる。
これに対し上記プルダウン回路１は該寄生容量の電荷を
引いて出力トランジスタQ2のオフ時間を早める。
更にこの切換時においてフェーズスプリッタQ1がオフす
ることにより点の電位が上述したように1.2V程度から
Vccまで上るのであるが、この点の電位の上昇速度と
出力電圧VOUTの上昇速度（VOLからVOHへの）との間には
第３図に示すように時間差が生ずる。この場合上記オフ
バッファ回路２を設けることにより、これらの電位差が
最初0.8V程度であったものが1.6V以上となった時点でダ
ーリントン接続されたトランジスタQ4,Q5がオンとな
り、これにより電源側から大電流を流して出力端子とア
ース間に存在する寄生容量のチャージアップを早め出力
電圧VOUTの立上りを早める。
ることにより点の電位が上述したように1.2V程度から
Vccまで上るのであるが、この点の電位の上昇速度と
出力電圧VOUTの上昇速度（VOLからVOHへの）との間には
第３図に示すように時間差が生ずる。この場合上記オフ
バッファ回路２を設けることにより、これらの電位差が
最初0.8V程度であったものが1.6V以上となった時点でダ
ーリントン接続されたトランジスタQ4,Q5がオンとな
り、これにより電源側から大電流を流して出力端子とア
ース間に存在する寄生容量のチャージアップを早め出力
電圧VOUTの立上りを早める。
以上のようにして従来のTTL回路は出力電圧がＬレベル
からＨレベルに遷移する際のスイッチング速度を早めて
いる（所謂TPLHを小さくする）が、逆に出力電圧をＨレ
ベルからＬレベルに遷移させる際のスイッチング速度を
早める（所謂TPHLを小さくする）対策としては、例えば
抵抗R2もしくはR1を小さくすることによって出力トラン
ジスタQ2のベース電流を増加させるという方法がある。
からＨレベルに遷移する際のスイッチング速度を早めて
いる（所謂TPLHを小さくする）が、逆に出力電圧をＨレ
ベルからＬレベルに遷移させる際のスイッチング速度を
早める（所謂TPHLを小さくする）対策としては、例えば
抵抗R2もしくはR1を小さくすることによって出力トラン
ジスタQ2のベース電流を増加させるという方法がある。
しかしながらこのような従来技術によってはTTL回路に
おいて出力電圧をＨレベルからＬレベルに遷移させる際
のスイッチング速度を早めることはできてもそれに伴っ
て消費電力が増加し、消費電力を小さくするという要求
を満すことができないという問題点があった。
おいて出力電圧をＨレベルからＬレベルに遷移させる際
のスイッチング速度を早めることはできてもそれに伴っ
て消費電力が増加し、消費電力を小さくするという要求
を満すことができないという問題点があった。
本発明は、上記問題点にかんがみなされたもので、TTL
回路の出力電圧をＨレベルからＬレベルに遷移させる
際、僅かな消費電力によってそのスイッチング速度を早
めることができるようにして、この種TTL回路に対して
の低消費電力高スイッチング速度という二つの要求を同
時に満たすようにしたものである。
回路の出力電圧をＨレベルからＬレベルに遷移させる
際、僅かな消費電力によってそのスイッチング速度を早
めることができるようにして、この種TTL回路に対して
の低消費電力高スイッチング速度という二つの要求を同
時に満たすようにしたものである。
本発明によれば、フェーズスプリッタと、該フェーズス
プリッタにより駆動される出力トランジスタを有し出力
電圧がＬレベルからＨレベルに切換る際に導通して出力
電圧の立上りを早めるダーリントン接続された二つのト
ランジスタおよびそれらのエミッタ相互間接続抵抗を有
するオフバッファ回路とを備えたTTL回路において、ベ
ースが該オフバッファ回路の後段のトランジスタのベー
スに接続され、コレクタが高電位側電源に接続され、エ
ミッタが該フェーズスプリッタのコレクタにそれぞれ接
続されるトランジスタが設けられる。
プリッタにより駆動される出力トランジスタを有し出力
電圧がＬレベルからＨレベルに切換る際に導通して出力
電圧の立上りを早めるダーリントン接続された二つのト
ランジスタおよびそれらのエミッタ相互間接続抵抗を有
するオフバッファ回路とを備えたTTL回路において、ベ
ースが該オフバッファ回路の後段のトランジスタのベー
スに接続され、コレクタが高電位側電源に接続され、エ
ミッタが該フェーズスプリッタのコレクタにそれぞれ接
続されるトランジスタが設けられる。
本発明によれば、出力電圧がＨレベルからＬレベルに切
換る際、過渡的にオフバッファ回路における初段のトラ
ンジスタのエミッタの電位がフェーズスプリッタのコレ
クタの電位より高くなることを利用して、その間だけ高
電位側電源とフェーズスプリッタのコレクタとの間に接
続されたトランジスタを導通させて出力トランジスタの
ベース電流を増加させ出力トランジスタの導通を早めて
出力電圧がＨレベルからＬレベルに切換るときのスイッ
チング速度を早くすることができる。
換る際、過渡的にオフバッファ回路における初段のトラ
ンジスタのエミッタの電位がフェーズスプリッタのコレ
クタの電位より高くなることを利用して、その間だけ高
電位側電源とフェーズスプリッタのコレクタとの間に接
続されたトランジスタを導通させて出力トランジスタの
ベース電流を増加させ出力トランジスタの導通を早めて
出力電圧がＨレベルからＬレベルに切換るときのスイッ
チング速度を早くすることができる。
第１図は、本発明の１実施例としてのTTL回路を示すも
ので、第２図の従来回路と同様にインバータとして動作
する。そして第１図の回路が第２図の従来回路と相違す
る点は、出力電圧がＨレベルからＬレベルに切換る際導
通する素子３としてオフバッファ回路２を構成するダー
リントン接続されたトランジスタQ4およびQ5のうちの初
段のトランジスタQ4のエミッタと後段のトランジスタQ5
のベースの接続点すなわち点にそのベースが接続さ
れ、フェーズスプリッタのコレクタすなわち点にその
エミッタが接続されたトランジスタQ6（第１図ではショ
ットキーバリヤダイオードクランプ付のものとして示し
ている）が設けられている点である。
ので、第２図の従来回路と同様にインバータとして動作
する。そして第１図の回路が第２図の従来回路と相違す
る点は、出力電圧がＨレベルからＬレベルに切換る際導
通する素子３としてオフバッファ回路２を構成するダー
リントン接続されたトランジスタQ4およびQ5のうちの初
段のトランジスタQ4のエミッタと後段のトランジスタQ5
のベースの接続点すなわち点にそのベースが接続さ
れ、フェーズスプリッタのコレクタすなわち点にその
エミッタが接続されたトランジスタQ6（第１図ではショ
ットキーバリヤダイオードクランプ付のものとして示し
ている）が設けられている点である。
なお第１図では該トランジスタQ6のコレクタには直接電
源電圧Vccが加えられるものとして示されているが、電
源からトランジスタQ6のコレクタに至る回路に抵抗又は
ショットキーバリヤダイオードなどを挿入しこれらの素
子を介して該コレクタに電源電圧Vccを加えるようにし
てもよい。
源電圧Vccが加えられるものとして示されているが、電
源からトランジスタQ6のコレクタに至る回路に抵抗又は
ショットキーバリヤダイオードなどを挿入しこれらの素
子を介して該コレクタに電源電圧Vccを加えるようにし
てもよい。
かかる回路構成において出力電圧がＨレベルからＬレベ
ルに遷移する際の、出力電圧、点の電位、および点
の電位の時間的変化を第４図に示す。
ルに遷移する際の、出力電圧、点の電位、および点
の電位の時間的変化を第４図に示す。
まず出力電圧VOUTはVOHからVOL（例えば約0.4V）に切換
るのであるが、その場合出力端子とアース間に存在する
寄生容量などの影響によって出力トランジスタQ2をオン
させるのにある時間を必要とすることは避けられず、第
４図に示すようにある時間を経てVOLになる。
るのであるが、その場合出力端子とアース間に存在する
寄生容量などの影響によって出力トランジスタQ2をオン
させるのにある時間を必要とすることは避けられず、第
４図に示すようにある時間を経てVOLになる。
次に点の電位は、出力電圧がＨレベルの時点では出力
電圧VOHよりもトランジスタQ5のベースエミッタ間電圧
（例えば0.8V）だけ高くなっているが、出力電圧がＬレ
ベルとなってトランジスタQ5がオフとなった時点では最
終的に出力電圧とほゞ同電位すなわちほゞVOLまで低下
する。しかしながらかかる電位変化の過程において、該
点とアース間に存在する寄生容量におけるチャージは
抵抗R5を通る回路によって放電するためその電位変化に
所定の時間を必要とし、該点の電位も第４図に示すよ
うに除々に低下する。
電圧VOHよりもトランジスタQ5のベースエミッタ間電圧
（例えば0.8V）だけ高くなっているが、出力電圧がＬレ
ベルとなってトランジスタQ5がオフとなった時点では最
終的に出力電圧とほゞ同電位すなわちほゞVOLまで低下
する。しかしながらかかる電位変化の過程において、該
点とアース間に存在する寄生容量におけるチャージは
抵抗R5を通る回路によって放電するためその電位変化に
所定の時間を必要とし、該点の電位も第４図に示すよ
うに除々に低下する。
一方点の電位は、出力電圧がＨレベルの時点では該
点よりもトランジスタQ4のベースエミッタ間電圧（例え
ば0.8V）だけ更に高くなっている（ほゞ電源電圧Vccに
等しい）が、入力電圧がＬレベルからＨレベルとなって
フェーズスプリッタQ1がオンとなることによって前述し
たように比較的急速に例えば1.2Vまで低下する。
点よりもトランジスタQ4のベースエミッタ間電圧（例え
ば0.8V）だけ更に高くなっている（ほゞ電源電圧Vccに
等しい）が、入力電圧がＬレベルからＨレベルとなって
フェーズスプリッタQ1がオンとなることによって前述し
たように比較的急速に例えば1.2Vまで低下する。
したがって点の電位と点の電位とを比較すると、出
力電圧がＨレベルの時点では点の電位の方が点の電
位より約0.8V高くなっているが、出力電圧がＨレベルか
らＬレベルに遷移する際には、上述した電位変化に要す
る時間差によって過渡的に点の電位の方が点の電位
より高くなり（第４図参照）、最終的に出力電圧がＬレ
ベルとなった時点では再び点の電位の方が点の電位
より高くなる。
力電圧がＨレベルの時点では点の電位の方が点の電
位より約0.8V高くなっているが、出力電圧がＨレベルか
らＬレベルに遷移する際には、上述した電位変化に要す
る時間差によって過渡的に点の電位の方が点の電位
より高くなり（第４図参照）、最終的に出力電圧がＬレ
ベルとなった時点では再び点の電位の方が点の電位
より高くなる。
本発明はこの現象に着目して上記点の電位の方が点
の電位より高くなっている間だけ導通する素子３とし
て、例えば第１図に示されるようなトランジスタQ6を設
けたものである。
の電位より高くなっている間だけ導通する素子３とし
て、例えば第１図に示されるようなトランジスタQ6を設
けたものである。
したがって点の電位が点の電位より低下して来てそ
の差が例えば0.8Vを超えた時点（第４図t0）でトランジ
スタQ6がオンとなり、その差が0.8V以下となる時点（第
４図t1）まで（第４図の斜線部の期間）該トランジスタ
Q6が導通する。これによってフェーズスプリッタQ1のコ
レクタおよびエミッタを介して出力トランジスタQ2のベ
ース電流が増加し、該出力トランジスタQ2がオンとなる
時間を早め、それによって出力電圧がＬレベルに遷移す
る時間すなわちTPHLを小さくすることができる。しか
も、トランジスタQ6は出力電圧が定常状態（“H",
“L"）のときはカットオフしているため、DC的な消費電
力の増加は全くない。
の差が例えば0.8Vを超えた時点（第４図t0）でトランジ
スタQ6がオンとなり、その差が0.8V以下となる時点（第
４図t1）まで（第４図の斜線部の期間）該トランジスタ
Q6が導通する。これによってフェーズスプリッタQ1のコ
レクタおよびエミッタを介して出力トランジスタQ2のベ
ース電流が増加し、該出力トランジスタQ2がオンとなる
時間を早め、それによって出力電圧がＬレベルに遷移す
る時間すなわちTPHLを小さくすることができる。しか
も、トランジスタQ6は出力電圧が定常状態（“H",
“L"）のときはカットオフしているため、DC的な消費電
力の増加は全くない。
なお上記実施例では各トランジスタに周知のショットキ
ーバリヤダイオードクランプ付トランジスタを用いるも
のとして説明したが、これら各トランジスタを通常のト
ランジスタにおきかえても本発明の動作原理に変りはな
い。
ーバリヤダイオードクランプ付トランジスタを用いるも
のとして説明したが、これら各トランジスタを通常のト
ランジスタにおきかえても本発明の動作原理に変りはな
い。
本発明によれば、TTL回路の出力電圧のＨレベルからＬ
レベルに遷移させる際、僅かな消費電力によってそのス
イッチング速度を早めることができ、この種TTL回路に
対する二つの要求すなわち低消費電力化および高スイッ
チング速度化を同時に満足させることができる。
レベルに遷移させる際、僅かな消費電力によってそのス
イッチング速度を早めることができ、この種TTL回路に
対する二つの要求すなわち低消費電力化および高スイッ
チング速度化を同時に満足させることができる。
第１図は本発明の１実施例としてのTTL回路の回路図、 第２図は従来のTTL回路の１例を示す回路図、 第３図および第４図は、この種TTL回路の動作を説明す
る図である。 （符号の説明） １……プルダウン回路、２……オフバッファ回路、 ３……出力電圧Ｈ→Ｌ切換時の導通素子、 D1……ダイオード、 Q1……トランジスタ（フェーズスプリッタ）、 Q2……出力トランジスタ、 Q3……プルダウン回路のトランジスタ、 Q4,Q5……オフバッファ回路のトランジスタ、 Q6……導通素子３としてのトランジスタ、 R1,R2……抵抗、 R3,R4……プルダウン回路の抵抗、 R5……オフバッファ回路の抵抗。
る図である。 （符号の説明） １……プルダウン回路、２……オフバッファ回路、 ３……出力電圧Ｈ→Ｌ切換時の導通素子、 D1……ダイオード、 Q1……トランジスタ（フェーズスプリッタ）、 Q2……出力トランジスタ、 Q3……プルダウン回路のトランジスタ、 Q4,Q5……オフバッファ回路のトランジスタ、 Q6……導通素子３としてのトランジスタ、 R1,R2……抵抗、 R3,R4……プルダウン回路の抵抗、 R5……オフバッファ回路の抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊谷 正雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭57−20027（ＪＰ，Ａ)
Claims (1)
- 【請求項１】フェーズスプリッタと、該フェーズスプリ
ッタにより駆動される出力トランジスタを有し出力電圧
がＬレベルからＨレベルに切換る際に導通して出力電圧
の立上りを早めるダーリントン接続された二つのトラン
ジスタおよびそれらのエミッタ相互間接続抵抗を有する
オフバッファ回路とを備えたTTL回路において、ベース
が該オフバッファ回路の後段のトランジスタのベースに
接続され、コレクタが高電位側電源に接続され、エミッ
タが該フェーズスプリッタのコレクタにそれぞれ接続さ
れるトランジスタが設けられていることを特徴とするTT
L回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178263A JPH0666680B2 (ja) | 1984-08-29 | 1984-08-29 | Ｔｔｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59178263A JPH0666680B2 (ja) | 1984-08-29 | 1984-08-29 | Ｔｔｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6157121A JPS6157121A (ja) | 1986-03-24 |
| JPH0666680B2 true JPH0666680B2 (ja) | 1994-08-24 |
Family
ID=16045429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59178263A Expired - Lifetime JPH0666680B2 (ja) | 1984-08-29 | 1984-08-29 | Ｔｔｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666680B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4868424A (en) * | 1987-11-24 | 1989-09-19 | Fairchild Semiconductor Corp. | TTL circuit with increased transient drive |
| JPH077050Y2 (ja) * | 1989-04-03 | 1995-02-22 | 豊田工機株式会社 | 穴加工装置 |
| JP2783108B2 (ja) * | 1993-03-02 | 1998-08-06 | 日本電気株式会社 | 半導体集積回路 |
| WO2007119334A1 (ja) | 2006-03-13 | 2007-10-25 | Honda Motor Co., Ltd. | ツールヘッド、工作機械及び該工作機械を用いたシリンダブロックのボアの中ぐり加工方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5720027A (en) * | 1980-06-25 | 1982-02-02 | Nec Corp | Logical gate circuit |
-
1984
- 1984-08-29 JP JP59178263A patent/JPH0666680B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6157121A (ja) | 1986-03-24 |
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