JPH034592A - セラミック基板の製造方法 - Google Patents
セラミック基板の製造方法Info
- Publication number
- JPH034592A JPH034592A JP13983689A JP13983689A JPH034592A JP H034592 A JPH034592 A JP H034592A JP 13983689 A JP13983689 A JP 13983689A JP 13983689 A JP13983689 A JP 13983689A JP H034592 A JPH034592 A JP H034592A
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- JP
- Japan
- Prior art keywords
- insulating layer
- conductive layer
- ceramic substrate
- polishing
- etched
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセラミック基板の表面に露出されたビアに対し
て導電層を積層するセラミック基板の製造方法に関する
。
て導電層を積層するセラミック基板の製造方法に関する
。
セラミック基板の表面に表面パターンを形成する場合は
、例えば、第４図の表面パターンの形成説明図に示すよ
うに、製造が行われる。
、例えば、第４図の表面パターンの形成説明図に示すよ
うに、製造が行われる。
第４図の（ａ）に示すように、セラミック材ＩＯに埋設
された内層パターン１１と、内層パターン１１に接合さ
れたビア２とが設けられることで構成されたセラミック
基板１に対しては、（ｂ）に示すように表面ＩＡに導電
材を積層することで導電層５を形成し、次に、（ｃ）に
示すように、導電層５の所定個所が露出されるホール１
４を形成することで絶縁層１２を積層し、更に、絶縁層
１２の上層に表面パターン１５の張架を行い、導電層５
とビア２とを介して内層パターン１１に接続される表面
パターン１５の形成を行う。
された内層パターン１１と、内層パターン１１に接合さ
れたビア２とが設けられることで構成されたセラミック
基板１に対しては、（ｂ）に示すように表面ＩＡに導電
材を積層することで導電層５を形成し、次に、（ｃ）に
示すように、導電層５の所定個所が露出されるホール１
４を形成することで絶縁層１２を積層し、更に、絶縁層
１２の上層に表面パターン１５の張架を行い、導電層５
とビア２とを介して内層パターン１１に接続される表面
パターン１５の形成を行う。
しかし、このような表面パターン１５の形成では、実際
には、第５図のビア部の側面断面図に示すように、ビア
２が露出されるセラミック基板１の表面ＩＡには、ビア
２を形成するための金属材の充填不足または充填密度の
バラツキなどによって（ａｌ）に示すボイド１６Ａまた
は（ｂｌ）に示す凹部１６Ｂが生じる。
には、第５図のビア部の側面断面図に示すように、ビア
２が露出されるセラミック基板１の表面ＩＡには、ビア
２を形成するための金属材の充填不足または充填密度の
バラツキなどによって（ａｌ）に示すボイド１６Ａまた
は（ｂｌ）に示す凹部１６Ｂが生じる。
そこで、ボイド１６Ａが生じた場合は、（ａ２）に示す
導電層５の積層時にボイド１６Ａにはガスなどが充満し
、積層後の（ａ３）に示す絶縁層■２の積層工程に於い
てＥ部に示す「フクレ」が発生し、と７２と導電層５と
の間が接続不良となる。
導電層５の積層時にボイド１６Ａにはガスなどが充満し
、積層後の（ａ３）に示す絶縁層■２の積層工程に於い
てＥ部に示す「フクレ」が発生し、と７２と導電層５と
の間が接続不良となる。
また、凹部１６Ｂが生じた場合は、（ｂ２）に示す導電
層５の積層工程において２、導電層５がＦ部に示す破断
となり、導電層５の形成が行われなくなる。
層５の積層工程において２、導電層５がＦ部に示す破断
となり、導電層５の形成が行われなくなる。
したがって、このようなセラミック基ｔｔ１ｉｌに表面
パターン１５の形成を行う場合は１．露出されたビア２
の露出部にはボイド１６Ａおよび凹部１６Ｂが生じるこ
とのないように製造されることが望まれている。
パターン１５の形成を行う場合は１．露出されたビア２
の露出部にはボイド１６Ａおよび凹部１６Ｂが生じるこ
とのないように製造されることが望まれている。
〔従来の技術〕
従来は第３図の（ａ） （ｂ） （ｃ）の従来の製造工
程図に示すように行われていた。
程図に示すように行われていた。
第３図の（ａ）に示すように、ビア２が露出されたセラ
ミック基板ｌの表面ＩＡを研磨によって加工し、ビア２
の露出部に生じたボイド１６Ａおよび凹部１６Ｂを除去
し、（ｂ）に示す研磨面１Ｂを形成し、研磨面１Ｂに露
出されたビア２の露出面２Ｂに（ｃ）に示す導電層５の
積層を行う。
ミック基板ｌの表面ＩＡを研磨によって加工し、ビア２
の露出部に生じたボイド１６Ａおよび凹部１６Ｂを除去
し、（ｂ）に示す研磨面１Ｂを形成し、研磨面１Ｂに露
出されたビア２の露出面２Ｂに（ｃ）に示す導電層５の
積層を行う。
そこで、セラミック基板ｌの表面ＩＡを所定の研摩代Ｓ
によって研磨することでボイド１６Ａおよび凹部１６Ｂ
を除去し、導電層５の形成を行っていた。
によって研磨することでボイド１６Ａおよび凹部１６Ｂ
を除去し、導電層５の形成を行っていた。
したがって、この場合、研磨による研摩代Ｓとしては（
ａ）に示すようにボイド１６Ａの深さｓｌおよび凹部１
６Ｂの深さＳ２より大きくすることが必要となる。
ａ）に示すようにボイド１６Ａの深さｓｌおよび凹部１
６Ｂの深さＳ２より大きくすることが必要となる。
しかし、このような研磨すべき研摩代Ｓを設定すること
では、特に、ボイド１６Ａの深さＳｌがどの程度の深さ
になるか実際には想定が困難である。
では、特に、ボイド１６Ａの深さＳｌがどの程度の深さ
になるか実際には想定が困難である。
また、研摩代Ｓが小さくボイド１６＾が完全に除去され
ない場合は前述のような障害が生じることになる。
ない場合は前述のような障害が生じることになる。
したがって、品質の向上を図るためには、大きな研摩代
Ｓを設定することになり、セラミック基板１の肉厚の管
理が困難となる問題を有していた。
Ｓを設定することになり、セラミック基板１の肉厚の管
理が困難となる問題を有していた。
そこで、本発明では、セラミック基板１に対する研摩代
を極力小さくし、かつ、ビアと導電層との接合が確実に
行えるようにするとで品質の向上を図ることを目的とす
る。
を極力小さくし、かつ、ビアと導電層との接合が確実に
行えるようにするとで品質の向上を図ることを目的とす
る。
第１図は本発明の原理説明図である。
第１図に示すように、露出されたと７２を有するセラミ
ック基板ｌの表面側３にウェットエツチングまたはドラ
イエツチングを施したエツチング面３に該ビア２の突出
を行うエツチング工程ａと、突出した該と７２を覆うよ
う該エツチング面３に有機絶縁層４の積層を行う絶縁層
の積層工程すと、該有機絶縁層４に研磨またはプラズマ
エツチングを施し、該有機絶縁層４の表面４Ａに該ビア
２の露出部２Ａを形成するポリシング工程Ｃと、露出部
２Ａに導電層５を積層する導電層形成工程ｄとの順序に
よって製造されるようにしたものである。
ック基板ｌの表面側３にウェットエツチングまたはドラ
イエツチングを施したエツチング面３に該ビア２の突出
を行うエツチング工程ａと、突出した該と７２を覆うよ
う該エツチング面３に有機絶縁層４の積層を行う絶縁層
の積層工程すと、該有機絶縁層４に研磨またはプラズマ
エツチングを施し、該有機絶縁層４の表面４Ａに該ビア
２の露出部２Ａを形成するポリシング工程Ｃと、露出部
２Ａに導電層５を積層する導電層形成工程ｄとの順序に
よって製造されるようにしたものである。
このような製造方法によって製造することで前述の課題
は解決される。
は解決される。
即ち、セラミック基板ｌの表面にウェットエツチングま
たはドライエツチングを施し、セラミック基板ｌに形成
されたビア２をエツチング面３より突出させ、次に、突
出されたビア２を覆うようにエツチング面３に有機絶縁
層４の積層を行い、有機絶縁層４を研磨またはプラズマ
エツチングすることで有機絶縁層４の一部除去し、再度
ビア２を露出させ、その露出部２Ａに導電層５の積層を
行うようにしたものである。
たはドライエツチングを施し、セラミック基板ｌに形成
されたビア２をエツチング面３より突出させ、次に、突
出されたビア２を覆うようにエツチング面３に有機絶縁
層４の積層を行い、有機絶縁層４を研磨またはプラズマ
エツチングすることで有機絶縁層４の一部除去し、再度
ビア２を露出させ、その露出部２Ａに導電層５の積層を
行うようにしたものである。
したがって、ビア２に対して深さの大きいボイド１６八
が生じていても、有機絶縁層４の積層によってボイド１
６Ａによる空洞が消去されることになり、従来のような
研摩代を大きくすることなく完全にボイド１６Ａおよび
凹部１６Ｂを除去することができ、エツチング工程に於
ける研摩代を極力小さくすることで品質の向上が図れる
。
が生じていても、有機絶縁層４の積層によってボイド１
６Ａによる空洞が消去されることになり、従来のような
研摩代を大きくすることなく完全にボイド１６Ａおよび
凹部１６Ｂを除去することができ、エツチング工程に於
ける研摩代を極力小さくすることで品質の向上が図れる
。
以下本発明を第２図を参考に詳細に説明する。
第２図の（ａ）〜（ｅ）は本発明による一実施例の製造
工程図である。全図を通じて、同一符号は同一対象物を
示す。
工程図である。全図を通じて、同一符号は同一対象物を
示す。
第２図の（ａ）に示すように、前述の内層パターン１１
に接続されたビア２の端面が露出されるように形成され
たセラミック基板１の表面ＩＡには研磨を行い、表面Ｉ
Ａを平坦にする。
に接続されたビア２の端面が露出されるように形成され
たセラミック基板１の表面ＩＡには研磨を行い、表面Ｉ
Ａを平坦にする。
次に、（ｂ）に示すように、表面ＩＡにウェットエツチ
ングまたはドライエツチングを施すことで所定厚みＳｌ
ｌのセラミック材を除去するエツチング工程を行う。
ングまたはドライエツチングを施すことで所定厚みＳｌ
ｌのセラミック材を除去するエツチング工程を行う。
したがって、ビア２はセラミック材の除去によって形成
されたエツチング面３より突出される。
されたエツチング面３より突出される。
この場合のエツチング工程としては、実際には、ＦＩＰ
（フッ化水素酸）液を用い、約４０分エツチングするこ
とでビア２の突出量（Ｓｌｌ）が約３０μ閣となるよう
にした。
（フッ化水素酸）液を用い、約４０分エツチングするこ
とでビア２の突出量（Ｓｌｌ）が約３０μ閣となるよう
にした。
更に、（ｃ）に示すように、エツチング面３に厚み５１
２の有機絶縁層４を積層し、突出したビア２を覆うよう
にする絶縁層の積層工程を行う。
２の有機絶縁層４を積層し、突出したビア２を覆うよう
にする絶縁層の積層工程を行う。
また、この場合の絶縁層の積層工程としては、実際には
ポリイミド樹脂材を５０μ−の膜厚（３１２）によって
塗布し、約３００ ’Ｃの加熱により硬化させるように
した。
ポリイミド樹脂材を５０μ−の膜厚（３１２）によって
塗布し、約３００ ’Ｃの加熱により硬化させるように
した。
このように形成した有機絶縁層４は（ｄ）に示すように
、研磨またはプラズマエツチングなどによって有機絶縁
層４を積層面４Ｂから所定の厚みＳ１３だけ除去し、ビ
ア２の端面を再度露出させるエツチング工程を行う。
、研磨またはプラズマエツチングなどによって有機絶縁
層４を積層面４Ｂから所定の厚みＳ１３だけ除去し、ビ
ア２の端面を再度露出させるエツチング工程を行う。
この場合のエツチング工程としては、実際には、研磨に
よって約２５μｍの厚み（Ｓ１３）を行った。
よって約２５μｍの厚み（Ｓ１３）を行った。
このような研磨によって再度露出されたビア２には（ａ
）に示すような深さＳｌのボイド１６Ａおよび深さＳ２
の凹部１６Ｂが生じていても、これらは完全に消去され
ることになる。
）に示すような深さＳｌのボイド１６Ａおよび深さＳ２
の凹部１６Ｂが生じていても、これらは完全に消去され
ることになる。
このようにエツチング工程によってビア２の端面が露出
された露出部２Ａを有する表面４Ａに対して、（ｅ）に
示すように、導電層５を積層する導電層形成工程を行う
ことで、導電層５はビア２に確実に接続させることがで
きる。
された露出部２Ａを有する表面４Ａに対して、（ｅ）に
示すように、導電層５を積層する導電層形成工程を行う
ことで、導電層５はビア２に確実に接続させることがで
きる。
この場合の導電層形成工程としては、実際にはＰｄまた
はＣｕなどをスパッタリングまたはメツキなどによって
形成することを行った。
はＣｕなどをスパッタリングまたはメツキなどによって
形成することを行った。
したがって、このように製造すると、実際にセラミック
基板ｌを研磨またはエツチングによって除去される研摩
代Ｓとしては約５〜６μ閣となり、大きな研摩代Ｓを設
定することなく、ボイド１６Ａおよび凹部１６Ｂを完全
になくすことができる。
基板ｌを研磨またはエツチングによって除去される研摩
代Ｓとしては約５〜６μ閣となり、大きな研摩代Ｓを設
定することなく、ボイド１６Ａおよび凹部１６Ｂを完全
になくすことができる。
以上説明したように、本発明によれば、セラミック基板
からビアを一旦突出させ、次に、絶縁層の積層によって
ビアを覆い、更に、絶縁層の除去によりとアの端面を再
度露出させることでビアに生じたボイド１６Ａおよび凹
部１６Ｂを完全になくすことが行える。
からビアを一旦突出させ、次に、絶縁層の積層によって
ビアを覆い、更に、絶縁層の除去によりとアの端面を再
度露出させることでビアに生じたボイド１６Ａおよび凹
部１６Ｂを完全になくすことが行える。
したがって、従来のようなセラミック基板を大幅に研磨
する必要なく、ボイド１６Ａおよび凹部１６Ｂの消去が
行え、セラミック基板の品質の向上が図れ、実用的効果
は大である。
する必要なく、ボイド１６Ａおよび凹部１６Ｂの消去が
行え、セラミック基板の品質の向上が図れ、実用的効果
は大である。
第１図は本発明の原理説明図。
第２図の（ａ）〜（ｅ）は本発明による一実施例の製造
工程図。 第３図の（ａ） （ｂ） （ｃ）の従来の製造工程図。 第４図は表面パターンの形成工程図。 第５図はビア部の側面断面図を示す。 図において、 ｌはセラミック基板、２はビア。 ３はエツチング面、 ４は有機絶縁層。 ５は導電層、 ２Ａは露出部。 ４Ａは表面を示す。 Ｃα） （１）） σＣ） （ｄ＋ ８） 本２毛胡りこよる一実濠一列の堰垣＝Ｓ図笑 ２ 図 本た明のＩＰ、理駁朗図 箕１図 く芝采の集ミニ程図 （Ｄ） （ｂ） ＋４７ｊＩ−１し くＣ） （ｄ） ラシｔ゛・°ターンめ形へ工壬呈又 尾 図 （α１） （ｂｌ） （α２） （ｂ２） （σ３） ビア部のイｌ！Ｉ ６ ｒ断Ｎ面図 貴 図
工程図。 第３図の（ａ） （ｂ） （ｃ）の従来の製造工程図。 第４図は表面パターンの形成工程図。 第５図はビア部の側面断面図を示す。 図において、 ｌはセラミック基板、２はビア。 ３はエツチング面、 ４は有機絶縁層。 ５は導電層、 ２Ａは露出部。 ４Ａは表面を示す。 Ｃα） （１）） σＣ） （ｄ＋ ８） 本２毛胡りこよる一実濠一列の堰垣＝Ｓ図笑 ２ 図 本た明のＩＰ、理駁朗図 箕１図 く芝采の集ミニ程図 （Ｄ） （ｂ） ＋４７ｊＩ−１し くＣ） （ｄ） ラシｔ゛・°ターンめ形へ工壬呈又 尾 図 （α１） （ｂｌ） （α２） （ｂ２） （σ３） ビア部のイｌ！Ｉ ６ ｒ断Ｎ面図 貴 図
Claims (1)
- 露出されたビア（２）を有するセラミック基板（１）
の表面にウエットエッチングまたはドライエッチングを
施したエッチング面（３）に該ビア（２）の突出を行う
エッチング工程（ａ）と、突出した該ビア（２）を覆う
よう該エッチング面（３）に有機絶縁層（４）の積層を
行う絶縁層の積層工程（ｂ）と、該有機絶縁層（４）に
研磨またはプラズマエッチングを施し、該有機絶縁層（
４）の表面（４Ａ）に該ビア（２）の露出部（２Ａ）を
形成するポリシング工程（ｃ）と、露出部（２Ａ）に導
電層（４）を積層する導電層形成工程（ｄ）との順序に
よって製造されることを特徴とするセラミック基板の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13983689A JPH034592A (ja) | 1989-06-01 | 1989-06-01 | セラミック基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13983689A JPH034592A (ja) | 1989-06-01 | 1989-06-01 | セラミック基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH034592A true JPH034592A (ja) | 1991-01-10 |
Family
ID=15254634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13983689A Pending JPH034592A (ja) | 1989-06-01 | 1989-06-01 | セラミック基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034592A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307573A (ja) * | 1994-05-13 | 1995-11-21 | Nec Corp | 多層配線セラミック基板のビア構造及びその製造方法 |
| JP2010003871A (ja) * | 2008-06-20 | 2010-01-07 | Kyocera Corp | 配線基板およびプローブカードならびに電子装置 |
| JP2013030759A (ja) * | 2011-06-20 | 2013-02-07 | Tohoku Univ | パッケージされたデバイス、パッケージング方法及びパッケージ材の製造方法 |
| JP2014082336A (ja) * | 2012-10-16 | 2014-05-08 | Tohoku Univ | パッケージされたデバイス及びパッケージ材の製造方法 |
-
1989
- 1989-06-01 JP JP13983689A patent/JPH034592A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07307573A (ja) * | 1994-05-13 | 1995-11-21 | Nec Corp | 多層配線セラミック基板のビア構造及びその製造方法 |
| JP2010003871A (ja) * | 2008-06-20 | 2010-01-07 | Kyocera Corp | 配線基板およびプローブカードならびに電子装置 |
| JP2013030759A (ja) * | 2011-06-20 | 2013-02-07 | Tohoku Univ | パッケージされたデバイス、パッケージング方法及びパッケージ材の製造方法 |
| JP2014082336A (ja) * | 2012-10-16 | 2014-05-08 | Tohoku Univ | パッケージされたデバイス及びパッケージ材の製造方法 |
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