JPH0345933B2 - - Google Patents

Description

【発明の詳細な説明】 本発明の技術分野 本発明は、一般的には、駆動回路に係り、更に
具体的には、３つの異なるレベルのの信号を容量
性負荷に供給する能力を有する、謂ゆる３状態駆
動回路に係る。

従来技術 論理回路の設計に３状態駆動回路を用いること
は、謂ゆる母線機構を用いたコンピユータ及びデ
ータ処理システムの設計に於て有利であることが
知られている。

今日の３状態母線機構は、高い漂遊母線キヤパ
シタンス、高速度データ転送条件、及び高いDC
スタテイツク・レシーバ電流により、低インピー
ダンス及び高電流の駆動回路を必要とする。その
様な３状態駆動回路の使用が、母線機構、コンピ
ユータ及びデータ処理システムの設計に於て有利
であることは周知であるが、それらは従来広く用
いられていない。

一般的に、チツプの入出力（Ｉ／Ｏ）ピンの数
に於ける制約により、製品の設計に於ては、用い
られ得るＩ／Ｏピンを最も効果的に用いるため
に、２方向性母線が用いられている。この２方向
性母線の使用は、任意の所与の時間に於て、単一
のチツプがシステム内の他のチツプに情報を送る
という前提に基づいている。しかしながら、その
様な３状態駆動回路は母線機構に於て単一の母線
に複数が接続されており、幾つかの条件下では、
２つ以上の駆動回路が反対の論理レベルに不利に
同時にスイツチングされ得る。例えば、第１チツ
プが母線を１の状態にしようとし、同一線上に結
合されている第２チツプがその同一の線を０の状
態にしようとする。これは、母線上の情報を破壊
させるだけでなく、その母線に結合されている駆
動回路を焼損させてしまう。従つて、システムの
故障及びプログラミングのエラーが駆動回路を破
壊させ得ることにより、母線機構にその様な駆動
回路を用いることが従来抑制されている。

２つのチツプが同一の２方向性母線上に異なる
即ち反対の論理データを同時に送ろうとするこの
状態は、直交状態（orthogonality condition）
と称される。勿論、理想的には、その様な直交状
態はシステム内で決して生じるべきではなく、シ
ステム内の厳密な通信プロトコルによつて除かれ
得る。しかしながら、プロトコル・ソフトウエア
に於けるプログラムの欠陥は全システムを物理的
に損傷させ得る。更に、その様なシステムに於て
は、直交状態を生ぜしめずにはテストされ得ない
欠陥がテスト不可能になる。従つて、幾つかの条
件の下では、システムを完全にテストするため
に、そのプロトコルをバイパスさせることが必要
となり得る。通信プロトコル回路内の欠陥はその
チツプに於ける３状態駆動回路を損傷させるだけ
でなく、他のチツプに於ける他の３状態駆動回路
をも損傷させ、損傷された素子の１つが修理され
ても、元の欠陥が完全に診断されて除かれなけれ
ば問題は何ら解決されないので、上記の如き損傷
はシステムの機構に特に重大な影響を与える。

本発明の概要 本発明の目的は、反対の論理レベルにスイツチ
ングされている他の駆動回路に母線を経て結合さ
れた場合に損傷されない、改良された駆動回路を
提供することである。本発明の駆動回路は又、速
いスイツチング速度及び低電力消費を可能にし、
そして信号の遷移中に母線のキヤパシタンスを充
電させるに充分な大きさの電流を初めに供給して
から、該母線に供給され得る電流を、同一線上の
他の駆動回路が反対の論理レベルにターン・オン
された場合でも、該母線上のDC負荷を駆動させ
るためだけには充分であるが、出力素子を損傷さ
せるには不充分である値迄低下させる様に設計さ
れている。従つて、実際に於て、この駆動回路
は、損傷を防ぐ、本来的電流制限素子を有してい
る。

本発明の他の目的は、直交状態による損傷が最
小限にされ又は除かれる、その様な母線機構に於
て用いられる駆動回路を提供することである。本
発明の他の目的は、通信プロトコル・ソフトウエ
アの欠陥が、３状態駆動回路が用いられているシ
ステムを物理的に損傷させない様にすることであ
る。本発明の更に他の目的は、直交状態を必要と
するシステムに於ける欠陥が容易にテストされ得
る、３状態回路を提供することである。

上記及び他の目的は、本発明に従つて、初めの
信号の遷移中に母線キヤパシタンスを充電させる
に充分に大きい初めの遷移電流を供給し、それか
ら駆動回路に於ける電流を、同一の母線の線に結
合されている同様な駆動回路が反対の論理レベル
に同時にターン・オンされた場合に出力素子を損
傷させ得る過度の電流を供給することなく母線上
のDC負荷を駆動させるためだけに充分な値迄低
下させる、ダイナミツク出力インピーダンス手段
を設けられた３状態論理回路を設けることによつ
て、達成され得る。

本発明の好実施例 第１図に於て、本願の第１の発明に従つて形成
された、電界効果型トランジスタ（FET）素子
を用いている、３状態駆動回路が示されている。

本発明の駆動回路は、正又は負のデータ信号が
供給され得る第１入力１０及び不能化（disable）
信号が供給され得る第２入力１２を有する。３状
態回路の出力信号が引出され、母線に接続され得
る、出力１４が設けられている。

第１入力１０の端子は、インバータFET１６
のゲート及び低電流、高インピーダンス、正出力
の出力トランジスタ１７のゲートに直接接続され
ており、そしてキヤパシタＣ１を経て高電流、低
インピーダンス、正出力の出力トランジスタ１８
のゲートに容量結合されている。トランジスタ１
６のソースは接地され、そのドレインはFET負
荷素子１９を経て正電圧供給源２０に結合されて
いる。トランジスタ１６のドレインは又、低電
流、高インピーダンス、負出力の出力トランジス
タ２１のゲートに直接結合されており、キヤパシ
タＣ２を経て高電流、低インピーダンス、負出力
のトランジスタ２２のゲートに容量結合されてい
る。

又、トランジスタ１７及び１８のドレインは正
電圧供給源２０に結合されており、それらのソー
スは出力１４に結合されている。反対に、トラン
ジスタ２１及び２２のドレインは出力１４に結合
されており、それらのソースは接地されている。
更に、高電流トランジスタ１８及び２２のゲート
は、各々接地抵抗Ｒ１及びＲ２を経て接地されて
いる。不能化入力１２は不能化トランジスタ２３
及び２４のゲートに接続されており、それらのト
ランジスタのソースは接地され、ドレインは各々
出力トランジスタ１７及び１８並びに２１及び２
２のゲートに結合されている。

上記回路の動作を述べるために、入力１０に加
えられる入力データ信号はOVから＋5Vに上昇す
るパルスであると仮定する。しかしながら、回路
設計の分野に於て周知の如く、他の電圧及び範囲
も用いられ得ることを理解されたい。入力信号が
＋5Vに上昇したとき、トランジスタ１６，１７
及び１８のすべてがターン・オンされる。その入
力信号はトランジスタ１６及び１７のゲートに直
接加えられるが、トランジスタ１８のゲートに
は、DCブロツキング・キヤパシタＣ１によつて、
その信号のAC成分だけが加えられる。トランジ
スタ１６がターン・オンされると、トランジスタ
２１及び２２のゲート上の電圧が接地電位へ引下
げられ、OVに於てトランジスタ２１及び２２が
ターン・オフされる。トランジスタ１７及び１８
は、ターン・オンされると、出力１４に電流を供
給し始めて、出力１４を正に駆動し始める。トラ
ンジスタ１８は、出力１４を正しい新しい電圧レ
ベルに駆動させるために必要な高出力電流サージ
を供給するための高電力素子である。出力１４に
設けられている母線の主要な負荷は、キヤパシタ
CLによつて表わされており、その電圧レベルを
変化させるための高い初めの電流サージを示して
いる。この高い初めの電流サージが充たされて、
出力１４が所望の電圧に充電されると、その電圧
レベルを保つために、極めて小さな定常状態電流
しか必要とされず、従つて高電流素子１８がシヤ
ツト・オフされ得る。キヤパシタＣ１及び抵抗Ｒ
１より成る回路網は、Ｒ１及びＣ１の大きさに依
存する或る既知速度でトランジスタ１８のゲート
電圧を低下させることによつて、これを行う。ト
ランジスタ１８はターン・オフされるが、ゲート
に定常状態データ信号を加えられているトランジ
スタ１７はオン状態のままであり、出力１４に於
ける所望の電圧レベル保つために必要な低レベル
の定常状態電流を供給する。従つて、トランジス
タ１８は、初めの電流サージのための低インピー
ダンス及び高電流の径路を与え、その径路は初め
の電流サージが低下されると自動的に終了する。

同様に、トランジスタ１６のゲートに加えられ
た電圧が0Vに低下されると、トランジスタ１６
はターン・オフされ、素子１９が正電圧パルスを
トランジスタ２１及び２２のゲート電圧に加え得
る様にして、トランジスタ２１及び２２がター
ン・オンされる。トランジスタ２２がターン・オ
ンされると、大きな電流サージがトランジスタ２
２を経て接地電位迄低下されて、出力１４が所望
の値へ迅速に引下げられる。この場合にも、キヤ
パシタＣ２及び抵抗Ｒ２より成る回路網のため
に、トランジスタ２２のゲート電圧が接地電位に
されて、トランジスタ２２がターン・オフされ、
トランジスタ１９を経てトランジスタ２１のゲー
トに加えられた定常状態電流がトランジスタ２１
をオン状態に保つて、出力１４を低レベルに保
つ。前述の如く、トランジスタ２２は、出力１４
が低レベルにスイツチングされる間に生じる、必
要な高電流遷移のための低インピーダンス径路を
有している。不能化入力１２に正信号が加えられ
ると、トランジスタ２３及び２４がターン・オン
され、出力トランジスタ１７及び２１のゲートが
接地されて、それらの素子がターン・オフされ、
出力１４が分離される。これは、出力１４が出力
素子１７，１８，２１又は２２のいずれかによつ
て或る電圧にクランプされることを防ぎ、その結
果出力１４は負荷CLに依存して上下に浮動する。
従つて、出力１４は、その第３レベル即ち高イン
ピーダンス（undeterminate）状態にあると考え
られる。

従つて、第１図に示された３状態駆動回路は、
その出力インピーダンスが出力の電圧遷移中にダ
イナミツク型に変化する回路である。ダイナミツ
ク出力トランジスタ１８及び２２は、出力線を所
望の電圧レベルに迅速に充電又は放電させるため
に要する高い電流サージのための低インピーダン
ス径路を与え、低電流及び高インピーダンスの定
常状態素子１７及び２１は出力１４を所望のレベ
ルに保つために要する定常状態電流を維持する。
上述の支持回路に関連して述べた如く形成された
回路はすべて、前述の如く、謂ゆる直交状態に於
て焼損を生じる不利な点を有することなく、３状
態駆動回路に適用され得る。システム内の論理的
欠陥は、本発明に従つて形成された３状態駆動回
路を焼損させず、他の損傷も与えない。更に、テ
スト・パターンにより発生された出力に関係なく
欠陥がテストされ得るため、その様なシステムの
テスト範囲が増加され得る。

第２図は、選択された定常状態電流出力トラン
ジスタがターン・オンされる前に、選択された高
電流及び低インピーダンスの出力トランジスタが
ターン・オンされ得る、本願の第２の発明に係る
実施例による回路を示す。第２図の実施例に於て
も、FETトランジスタが用いられている。この
回路には、データ入力３０、不能化入力３２、及
びキヤパシタCLとして表わされている容量性負
荷が結合されている出力３４が設けられている。

この回路に於ては、データ入力３０が、ソース
が接地されているトランジスタ３５，５１及び５
４のゲートに直接結合されている。それらの各素
子のドレインは、各々FET負荷素子３３，５０
及び５３を経て正電圧供給源３１に結合されてい
る。トランジスタ３５のドレインは又、トランジ
スタ３８，４２，４４及び４７のゲートにも結合
されている。

これらのトランジスタ３８，４２，４４及び４
７のソースは各々接地されている。トランジスタ
３８，４４及び４７のドレインは各々FET負荷
素子３９，４３及び４６を経て正電圧供給源３１
に結合されている。トランジスタ３８のドレイン
は又、定常状態、高インピーダンス出力トランジ
スタ４１のゲート及び不能化トランジスタ４０の
ドレインにも結合されている。トランジスタ４２
も高インピーダンス出力トランジスタであるが、
そのドレインが出力３４に接続されている。トラ
ンジスタ４４のドレインは又、トランジスタ４５
のゲートにも結合されており、トランジスタ４５
のドレインはトランジスタ４７及び４８のドレイ
ン並びに低インピーダンス、高電流出力トランジ
スタ４９のゲートに接続されている。

トランジスタ５１のドレインは又、トランジス
タ５２のゲートに接続されており、トランジスタ
５２のソースは接地され、そのドレインはトラン
ジスタ５４及び５５のドレイン並びに低インピー
ダンス、高電流出力トランジスタ５６のゲートに
接続されており、トランジスタ５６のドレインが
出力３４に接続されている。

不能化入力３２は不能化トランジスタ３６，４
０，４８及び５５のゲートに接続されている。

この回路は次の如く動作する。正の信号がトラ
ンジスタ３５，５１及び５４のゲートに加えられ
て、それらの素子がターン・オンされる。これ
は、トランジスタ３８，４２，４４，４７，５２
及び５６のゲートを接地電位に引下げて、それら
の素子をターン・オフさせる。トランジスタ４２
及び５６がターン・オフされると、出力３４はも
はや接地されておらず、正電圧に上昇する状態に
ある。

素子４７がターン・オフされると、トランジス
タ４９のゲートが負荷素子４６を経て正のレベル
に上昇する。これは、高電流、低インピーダンス
出力トランジスタ４９をターン・オンさせて、出
力３４が正電圧になる。

トランジスタ４５は、遅延をもたらす素子４４
が完全にターン・オフされるために要する期間の
間、オフ状態に維持されている。素子４４が完全
にターン・オフされると、トランジスタ４５がタ
ーン・オンされ、トランジスタ４９のゲートは接
地されてオフ状態になる。

従つて、トランジスタ４９はトランジスタ４１
の前にターン・オンされる。トランジスタ３８及
び４４は一緒にターン・オフされるため、それら
のソース・フアロア・トランジスタ４１及び４５
が一緒にターン・オンされ、トランジスタ４１
は、トランジスタ４９がトランジスタ４５のター
ン・オンによりそのゲートが接地されることによ
つてターン・オフされ始めると同時に、出力３４
を保つために定常状態電流を供給する。

従つて、この回路は、定常状態、高インピーダ
ンス出力トランジスタ４１がターン・オンされる
前に、高電流、低インピーダンス出力トランジス
タ４９がターン・オンされることを可能にする。
従つて、過電流による低インピーダンス出力トラ
ンジスタ４９の焼損が除かれる。

負の電圧信号がトランジスタ３５，５１及び５
４のゲートに加えられると、それらはシヤツト・
オフされて、トランジスタ３８，４２，４４，４
７，５２及び５６のゲートがすべて正になり、こ
れらのトランジスタ３８，４２，４４，４７，５
２及び５６のすべてがターン・オンされ始める。
高電流、低インピーダンス素子であるトランジス
タ５６は、出力３４を初めに放電させるに充分な
期間の間、オン状態に維持されねばならないた
め、素子５２は素子５６よりも遅くターン・オン
される様に設計されるべきである。

適当な素子が設計され得ない場合には、トラン
ジスタ５２のターン・オンが遅延され得る様に、
トランジスタ５１及び５２の間に更に素子が設け
られ得る。

トランジスタ５２がターン・オンされると、ト
ランジスタ５６がターン・オフされる。

正の不能化信号が入力３２上に存在していると
きには、トランジスタ３６，４０，４８及び５５
がすべてターン・オンされ、出力素子４１，４
２，４９及び５６がターン・オフされ、出力３４
がクランプされることが防がれて、出力３４が該
出力３４に接続されている負荷CLに依存して浮
動し、その第３の状態である高インピーダンス状
態にされる。

本発明の原理はバイポーラ・トランジスタにも
用いられ得ることを理解されたい。

【図面の簡単な説明】

第１図は本発明によるダイナミツク出力インピ
ーダンスを設けられた３状態駆動回路の一実施例
を示す概略図であり、第２図は本発明のもう１つ
の実施例を示す概略図である。 CL……容量性負荷、１０，３０……第１入力
（データ入力）、１２，３２……第２入力（不能化
入力）、１４，３４……出力、１６……インバー
タFET、１７……低電流、高インピーダンス、
正出力トランジスタ、１８……高電流、低インピ
ーダンス、正出力トランジスタ、１９，３３，３
９，４３，４６，５０，５３……FET負荷素子、
２０，３１……正電圧供給源、２１……低電流、
高インピーダンス、負出力トランジスタ、２２…
…高電流、低インピーダンス、負出力トランジス
タ、２３，２４，３６，４０，４８，５５……不
能化トランジスタ、４１，４２……定常状態、高
インピーダンス出力トランジスタ、４９，５６…
…高電流、低インピーダンス出力トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 入力信号手段と、 ゲートが上記入力信号手段へ接続され、ドレイ
   ンが電源へ接続され、ソースが容量性負荷へ接続
   されている第１のトランジスタと、 ドレインが上記電源へ接続され、ソースが上記
   容量性負荷へ接続された、上記第１のトランジス
   タと並列に配置された第２のトランジスタと、 上記第２のトランジスタのゲートと上記信号入
   力手段との間に設けられた容量と上記第２のトラ
   ンジスタのゲートと接地との間に設けられた抵抗
   とを有し、上記第２のトランジスタのゲートへの
   信号が印加されてから所定時間後に上記第２のト
   ランジスタのゲートへの入力信号を減ずるタイミ
   ング信号変更手段と、 を有する駆動回路。 ２ 入力信号手段と、 ゲートが上記入力信号手段へ接続され、ドレイ
   ンが電源へ接続され、ソースが容量性負荷へ接続
   されている第１のトランジスタと、 ゲートが負荷素子を介して上記電源に接続さ
   れ、ドレインが上記電源へ接続され、ソースが上
   記容量性負荷へ接続された、上記第１のトランジ
   スタと並列に配置された第２のトランジスタと、 上記第２のトランジスタのゲートと接地との間
   に設けられて上記入力信号手段からの信号により
   オフして第２のトランジスタのゲートを上記電源
   に接続した状態とする第１のスイツチ手段と、上
   記第２のトランジスタのゲートと接地との間に設
   けられた第２のスイツチ手段と、上記第２のスイ
   ツチ手段と上記入力信号手段との間に設けられて
   上記入力信号手段から入力される信号を遅延させ
   て上記第２のスイツチ手段に入力させる遅延素子
   とを有し、上記第２のトランジスタのゲートへの
   電圧が印加されてから所定時間後に上記第２のス
   イツチ手段をオンさせることにより上記第２のト
   ランジスタのゲートを接地へ接続するタイミング
   信号変更手段と、 を有する駆動回路。