JPH0346051A - マルチプロセッサシステムの割込み制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、マルチプロセッサ構成のコンピュータシステ
ムにおける割込み制御方式に関する。

［従来の技術］ 第２図は特開昭６１−７５４５３号公報に開示された従
来の割込み制御方式の一構成例を示すブロック図である
。

入出力装置２から複数のプロセッサ１−１．１−２．ｌ
−３，・・・・・・に割込みをかける。この割込み制御
はプロセッサの周辺回路によって行われる。

周辺回路を構成するＡＮＤ回路５−１．５−２５−３・
・・・・・は割込み禁止の動作を行う。またＯＲ回路３
−２．３−３・・・・・・とＡＮＤ回路４−２．４−３
・・・・・・は優先順位を決定し、択一的に入出力装置
２の割込み要求ＩＲＱを各プロセッサに与える動作を行
う。

このうち各プロセッサのＯＲ回路３−２．３−３・・・
・・・による制御は、これらがチェーン状につながれ、
各プロセッサの優先順位がつないだ順に固定されること
から、デイジー・チェーン方式と呼ばれる。プロセッサ
１−１の優先度が高く、順次１−２．ｌ−３・・・・・
・の方向に低くなっている。

また、ＡＮＤ回路４−２．４−３・・・・・・による制
御は、各プロセッサの割込み可否状態（Ｎ　ＯＮ　ＭＡ
ＳＫ端子）に基づいて行なわれ、本方式ではこの制御要
素と上記したデイジー・チェーン接続による固定優先度
との２つの組合せによって割込み先プロセッサが決定さ
れるようになっている。

今、プロセッサ１−１が割込み否で、プロセッサｌ−２
が割込み可とする。すると、プロセッサ１−１のＮＯＮ
ＭＡＳＫ端子から出力される割込み否の信号“Ｌ”は反
転されて、ＡＮＤ回路４−２に入力される。また、プロ
セッサ１−２のＮＯＮＭ　Ａ　Ｓ　Ｋ端子から出力され
る割込み可信号″Ｈ”はそのままＡＮＤ回路４−２に入
力されるため、ＡＮＤ回路４−２は付勢されてその出力
を“Ｈ＋＋にする。

一方、プロセッサ１−２の割込み端子（ＩＮＴ端子）へ
の人力は当初“Ｌ”であり、この“Ｌ”信号と、反転回
路７−２により反転された“Ｈ“信号とが排他的ＯＲ回
路６−２に入力されて、排他的ＯＲ回路６−２はその出
力を“Ｈ”にする。

上記したＡＮＤ回路４−２の“Ｈ”出力と、排他的ＯＲ
回路６−２の″Ｈ″出力とが共に入力されるＡＮＤ回路
５−２は、入出力装置２からの割込み信号ＩＲＱを待つ
。

ここで、入出力装置２の割込み信号ＩＲＱが出力される
と、ＡＮＤ回路５−２は出力がＨ”となり、その“Ｈ”
信号がプロセッサｌ−２のＩＮＴ端子に入力されるため
、プロセッサ１−２によって割込み処理が行われる。

プロセッサ１−２のＩＮＴ端子に人力された“Ｈ”信号
は、また、そのまま排他的ＯＲ回路６−２に入力される
と共に、反転回路７−２により反転されて同じく排他的
ＯＲ回路６−２に入力されるため、排他的ＯＲ回路６−
２の出力は変化せず“Ｈ”を維持する。同時に反転回路
７−２の“Ｌ”出力は、上位プロセッサ側のＡＮＤ回路
５−１に入力されて、ＡＮＤ回路５−１を禁止状態にす
る。

また、プロセッサ１−２から出力される割込み可信号“
Ｈ”はＯＲ回路３−２の出力を“Ｈ”とし、これを反転
して入力とするＡＮＤ回路４−３の出力を“Ｌ　＋＋に
して、更にこれを下位プロセッサ側のＡＮＤ回路５−３
に人力するためＡＮＤ回路５−３も禁止状態にする。　
このようにして、プロセッサ１−２によって割込み処理
が行われているときには、プロセッサｌ−２の割込み禁
止機能を有する上位側及び下位側のＡＮＤ回路５−１．
５−３・・・・・・が禁止状態となるので、下位プロセ
ッサ１３は勿論、上位プロセッサ１−１が割込み可とな
っても、それらの割込み端子ＩＮＴへの割込み信号は生
じない。

［発明が解決しようとする課題］ しかしながら、上述した従来の割込み制御方式■各プロ
セッサの割込み可否状態 ■デイジー・チェーン接続による固定優先度の２つの要
素のみの組合せによって、割込み先のプロセッサが決定
されるため、次のような欠点があった。

全く処理を行っていない状態、例えばウェイト状態ある
いはアイドル状態のプロセッサが存在していたとする。

しかし、そのプロセッサよりもデイジー・チェーン接続
によって高い優先度となっているプロセッサのうち割込
み可能状態のものがあれば、処理を行っていないプロセ
ッサの方ではなく、デイジー・チェーンの優先度の高い
方のプロセッサに割り込んでしまう。このようにデイジ
ー・チェーンの優先度の高い方のプロセッサに割り込ま
せるのは、回路構成を簡素化するためである。また上記
割込みは、たとえデイジー・チェーン優先度の高い方の
プロセッサが何らかの処理を行っていたとしても、それ
とは無関係に行われてしまう。その結果、システムの処
理効率が低下するという問題があった。

本発明の目的は、各プロセッサの処理優先度を比較して
割込み先プロセッサを決定することによって、上述した
従来技術の欠点を解消して、他に暇なプロセッサが存在
するにもかかわらず、忙しいプロセッサに割り込んでし
まうということのない、システム処理効率の優れた割込
み制御方式を提供することにある。

［課題を解決するための手段］ 本発明は、複数のプロセッサに対する割込み要求を制御
するマルチプロセッサシステムの割込み制御方式におい
て、各プロセッサの割込み可否状態、実行中のタスク優
先レベルを含むプロセッサの処理優先要素を組み合わせ
て決定される各プロセッサの処理優先度を示す手段と、
各プロセッサ間の処理優先度を比較して、処理優先度の
低いプロセッサに割込み要求を伝える比較手段とを備え
て構成したものである。

［作用］ 例えば入出力装置から割込み要求が出されると、処理優
先度を示す手段から各プロセッサの処理優先度が出力さ
れる。

すると、各プロセッサでは自分の処理優先度と他の処理
優先度とが比較手段によって比較され、自分の処理優先
度が他の処理優先度よりも高ければ、自分のプロセッサ
に対する割込み要求を拒否する。これとは逆に、自分の
処理優先度が他のプロセッサのいずれの処理優先度より
も低ければ、自分のプロセッサに割込み要求が伝えられ
る。

従って、処理優先度の低いプロセッサが割込み要求を受
は取り、この処理優先度の低いプロセッサにおいて割込
み処理が行われる。

［実施例］ 以下、本発明の一実施例を第１図、第３図〜第７図を用
いて説明する。

第１図はマルチプロセッサ構成のコンピュータシステム
に適用した本発明の割込み制御方式の一例を示す。

図示例では、３台のプロセッサｌ−１，１−２゜１−３
と１台の入出力装置２とから構成されるマルチプロセッ
サシステムを示している。各プロセッサの内部構造は同
一であるため、各プロセッサおよび各プロセッサを構成
する要素の符号に−Ｎ（Ｎ＝１．２．３）を付して、こ
れらを区別している。プロセッサについては、この−Ｎ
を除いた符号を用いて共通に説明する。

プロセッサｌは数値演算等を行う処理部８と割込み制御
を行う割込み制御部９とから構成される。

これらの間は、割込み制御部９から処理部８へ割込み要
求ＩＲＱを伝える信号線１２と、処理部８から割込み制
御部９へ処理部８が行っている処理の優先度を表す信号
Ｐ　ＲＩ　、７を伝える信号線１３により接続されてい
る。この処理の優先度を表す信号Ｐ　ＲＩ　ｏ−ｖは、
ここでは８ビツト構成としているため、最大２５６レベ
ルの処理優先度を区別することが可能である。

各プロセッサ間は、入出力装置２の割込み発生を示す信
号ＩＮＴを伝える信号線ＩＯにより相互接続されている
。また、各プロセッサ間は、各プロセッサの処理優先度
を比較するための信号×ＰＲＩ　、、＊　（＊は負論理
の信号を示す）を伝える信号線１１により相互接続され
ている。この比較信号ＸＰＲＩ。〜、＊は各プロセッサ
の入出力信号である。

次に、このような構成における動作説明を第３図を用い
て説明する。

先ず、入出力装置２に割込み要求が発生すると、割込み
発生を示す信号ＩＮＴを使い、全てのプロセッサに対し
割込み発生を信号線１０を介して通知する。全てのプロ
セッサはＩＮＴ信号の立ち上がり、即ち“Ｌ”レベルか
らＨ”レベルへの遷移ニよって割込み発生の有無を検出
しくステップ３０１）、割込みが発生したことを検出し
た時点で、処理部８からＰＲＩＧ−７信号線１３によっ
て伝えられているプロセラ゛すの処理優先度ＰＲｒ、−
７を保持する（ステップ３０２）。

次に、各プロセッサ間に接続されているＸＰＲＩ０〜．
＊信号線１１に、保持した処理優先度ＰＲ１゜−７を極
性を反転して出力しくステップ３ｏ３）、自プロセッサ
で保持した値ＰＲｒ。−７と、処理優先度を比較するた
めに他プロセツサから取り込まれる信号ＸＰＲＩＱ〜、
とを比較する（ステップ３０４）、。

比較の結果、自プロセッサより処理優先度が低い処理を
行っているプロセッサが他にあることが判明すると、即
ち、保持したＰＲＩ。〜７≠ＸＰＲＩ０．．であると、
処理優先度の高い方のプロセッサはＸ　Ｐ　ＲＩ　、、
＊信号線１１にその保持した優先度を出力するのを止め
る（ステップ３０６）。

反対に、各プロセッサ間で処理優先度を比較した結果、
あるプロセッサが最も処理優先度の低い処理を行ってい
ることが判明した場合、そのプロセッサの割込み制御部
９はＩＲＱ信号を使って割込み要求を処理部８に伝える
（ステップ３０５）。

なお、８ビツトで構成される各プロセッサの処理の優先
度は、プロセッサの割込み可否状態（ハードウェアにて
検出）や、実行中のタスクの優先レベル（ソフトウェア
にて設定）等を組み合わせて決定する。また、これらの
値だけでは処理の優先度が複数のプロセッサ間で同一と
なってしまう可能性があるため、それを避けるために、
ハードウェアにて固定的に定められているプロセッサ番
号なども使用する。

なお、優先度を決定する上記要素中にプロセッサの割込
み否状態があり、このとき割込みは行わないが、プロセ
ッサは割込みの受付は処理は行う。

即ち、全てのプロセッサが割込み否状態であった場合、
プロセッサに対してＩＮＴが出されると最も処理の優先
度が低いプロセッサの割込み処理部９は割込み受付は処
理を行って割込み要求ＩＲＱを処理部８に出すが、処理
部８はその要求を割込み切状態となるまで保留するので
ある。

さて、次に割込み制御部９とプロセッサの処理優先度と
について更に詳細に説明する。

第４図は割込み制御部９の構成を示すブロック図である
。割込み制御部９は、ラッチ回路４１゜比較回路４２．
ＡＮＤ回路４４から主に構成されている。

ラッチ回路４１はＩＮＴ信号が信号線１ｏを介して入力
されたとき、処理部８の処理優先度ＰＲ１、〜７を保持
する。

比較回路４２は、ラッチ回路４１で保持した自プロセッ
サの処理優先度であるＬＰＲｒｏ−７を極性を反転して
ｘ　Ｐ　ＲＩ　Ｇ−７本信号線１１に出力し、自分の出
力信号と他のプロセッサから出力されるＸＰＲＩ。〜７
７個とを比較する。最も大きなＬＰＲｌ、、信号を出力
したプロセッサが割込みを獲得して比較回路４２から獲
得信号“Ｈ”を出力し、それ以外のプロセッサでは獲得
に失敗して比較回路４２から“Ｌ″を出力する。なお、
比較回路４２に入力される調停開始信号は常に“Ｈ”レ
ベルとする。

ＡＮＤ回路４４は、比較回路４２から獲得信号“Ｈパが
出力されているとき、タイミング制御回路４３からＩＮ
Ｔ信号の立上がり後、比較回路が安定する時間待ちをし
たタイミングで、ＩＲＱ信号を処理部８に出力して当該
プロセッサに割込み処理を行わせる。

第５図は比較回路４２の具体的なブロック図を示す。処
理優先度を示す８ビツト構成に対応して８個の判定回路
５０〜５７を有する。各判定回路の内部構造は同一であ
る。８個の判定回路５０〜５７は調停開始信号線によっ
て直列接続されると共に、ラッチ回路４１からの８本の
Ｌ　Ｐ　ＲＩ　ｏ＋。

信号線４５と外部からの８本のｘＰＲｆ、、＊信号線１
１との対応する各線にそれぞれ接続されている。なお、
ＸＰＲＩ。、７本信号線はオーブンコレクタ方式が採用
されている。

ここで、最も高位の判定回路５０の構成について説明す
る。調停開始信号が“Ｈ″のとき自分が保持中の信号Ｌ
ＰＲ１，を反転（ＬＰＲＩｏ＊）Ｌ、ドライバ５０４を
介してＸＰＲＩｏ＊信号線に出力するＮＡＮＤ回路５０
１と、自分が保持中の信号Ｌ　Ｐ　Ｒ１，、またはドラ
イバ５０５を介して送られてくる他のＸＰＲＩ、＊信号
の何れかが“Ｈ”のとき“Ｈ“信号を出力するＯＲ回路
５０２と、調停開始信号が“Ｈ”のときＯＲ回路５０２
の出力を下位判定回路５１の調停開始信号端子に出力す
るＡＮＤ回路５０３とから構成されている。

この例ではＬＰＲｌ７の桁が最も低い。上位の桁−（Ｌ
ＰＲｒ。）から順に自分の保持信号とＸＰＲｌ　ｏ−７
本信号を判定する。自分が保持中の信号（例えばＬＰＲ
Ｔ、）がＬ”レベルで、ｘ　Ｐ　ＲＩ　Ｏ−？＊信号（
例えばｘ　Ｐ　ＲＩ　＋　＊　）が″Ｌ″Ｌ″ルの場合
、下位の桁の判定回路には調停開始信号を出力しない。

したがって、本プロセッサは処理優先度が高いと判定さ
れ、割込みの獲得は失敗する。このようにして最も処理
−優先度の低いプロセッサが割込み処理を行う。

第６図はプロセッサの処理優先度を決定するビット構成
を示している。８ビツトのうちＰＲｒＯビットが最も上
位の桁で、以下ＰＲＩｌ、ＰＲＩ２・・・・・・の順に
低くなっていく。

ＥＮＢはＰＲＩＯの１ビツト構成で、割込み可否を示し
、ｒＯＪのとき割込み否（割込みマスク）、Ｉｌｌのと
き割込み可を表す。

Ｌ　Ｅ　Ｖ　Ｅ　Ｌ　ａ＋４はＰＲＩＩ　〜ＰＲＩ５の
５ビツト構成からなり、タスクの優先レベルを示す。「
０００００Ｊのとき優先度が最も高いタスクが走行中で
あること、即ち割込みが最もかけにくいことを示す。ｒ
ｌｌｌｌｌＪのときは優先度が最も低いタスクが走行中
であること、即ち割込みが最もかけやすい状態にあるこ
とを示す。

最後のＣＰＵＮ０．〜１はＰＲ１６〜ＰＲＩ７の２ビツ
ト構成からなり、プロセッサ番号を示す。「○０ＪＴＯ
ＩＪｒｌ　０Ｊｒｌ　ＩＪはそれぞれ各プロセッサＮＯ
，０，ＮＯ，１，ＮＯ，２，ＮＯ，３を表す。即ち、本
ビット構成では４つのプロセッサまでの割込み制御を可
能としている。

第７図は上述したＬＥＶＥＬ、、の具体的な設定例を示
す。タスクの優先度を、カーネルのオペレーティングシ
ステム（Ｏ３，）、Ｉ１０ドライバＯ８，上記以外のＯ
８，そしてユーザ・アプリケーションというように、重
要な順から上位２ビツトに振り当てる。

このように全８ビツトのＰ　ＲＩ　ｏ−ｒ（Ｍ号に上述
した割付けを行うと、プロセッサの処理優先度は、結局
、次のようになる。

ＰＲＩ、、＝ｒＯＯ００００００Ｊ 処理優先度最高（割込みを最も受けにくい）ＰＲ１，、
、＝ｒｌ　１１１１１１１Ｊ処理優先度最低（割込みを
最も受けやすい）以上述べたように本実施例によれば、
割込み発生時点で、プロセッサの割込み可否、実行中の
タスクの優先レベル、プロセッサ番号等から決定される
処理の優先度を表す信号ＰＲ１，，を各プロセッサの処
理部８から出力し、この信号と他のプロセッサから来る
処理優先度を比較するための信号Ｘ　Ｐ　ＲＩ　Ｏ−？
＊とを割込み制御部９により比較して、最も優先度の低
いプロセッサに割込み処理をさせるように構成しである
。このため、例えば処理優先度の高いプロセッサが何ら
かの処理を行っていたとすると、全く処理を行っていな
い状態のプロセッサが存在すれば、そのプロセッサの方
が処理優先度が低いので、全く処理を行っていない状態
のプロセッサが選ばれることとなり、したがって、処理
優先度の高い方のプロセッサに割り込んでしまうという
ことがない。

なお、本実施例ではプロセッサが３台で入出力装置が１
台の場合について述べたが、本発明はこれに限定される
ものではなく、それ以上の台数を用いることもできるし
、またプロセッサについては２台であってもよい。また
、割込み発生を示す信号を出力する装置は入出力装置に
限定されず、その他の装置であってもよい。

また、本実施例で（ま最も処理優先度の低いプロセッサ
に割込みを処理させるようにしたが、相対的に処理優先
度の低い任意のプロセッサを選ぶようにしてもよい。

［発明の効果コ 本発明によれば、割込み発生時点に処理優先度の低いプ
ロセッサに割込み処理をさせるので、システム処理効率
を向上することができる。

【図面の簡単な説明】

第１図は本発明による割込み制御方式の一実施例を示す
構成図、第２図は従来の割込み制御方式例を示す構成図
、第３図は本実施例の割込み制御部の動作を説明するフ
ローチャート、第４図は本実施例の割込み制御部のブロ
ック図、第５図は同じく具体的な割込み制御部の回路図
、第６図はプロセッサの処理優先度を示す説明図、第７
図は同じくさらに詳細な説明図である。 １−１．１−２．１−３はプロセッサ、８−１゜８−２
．８−３は処理優先度を示す手段を有する処理部、９−
１．９−２．９−３は比較手段としての割込み制御部、
ＩＮＴは割込み要求ないし割込み発生を示す信号、ＥＮ
Ｂは割込み可否状態を示すビット、ＬＥＶＥＬ、、は実
行中のタスク優先レベルを示すビット、ＰＲｌ。７．は
処理の優先度を表す信号、ＸＰＲＩｏ−ｔ＊は処理優先
度を比較するための信号である。 「１」：割込可 ｒｌｌｌｌｌＪ：優先度が最も低いタスクが走行中第６
図 タスクの優先レヘ゛ルの詳細説明図 第７図

Claims (1)

1. 【特許請求の範囲】 複数のプロセッサに対する割込み要求を制御するマルチ
   プロセッサシステムの割込み制御方式において、 各プロセッサの割込み可否状態、実行中のタスク優先レ
   ベルを含むプロセッサの処理優先要素を組み合わせて決
   定される各プロセッサの処理優先度を示す手段と、 各プロセッサ間の処理優先度を比較して、優先度の低い
   プロセッサに割込み要求を伝える比較手段とを備えたこ
   とを特徴とする割込み制御方式。