JPH0346194A - 内容アドレスメモリセル - Google Patents
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- JPH0346194A JPH0346194A JP1183222A JP18322289A JPH0346194A JP H0346194 A JPH0346194 A JP H0346194A JP 1183222 A JP1183222 A JP 1183222A JP 18322289 A JP18322289 A JP 18322289A JP H0346194 A JPH0346194 A JP H0346194A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野〕
この発明は、内容アドレスメモリセル（ｃｏｎｔ、ｅｎ
ｔ−ａｄｄｒｅｓｓ ｍｅｍｏｒｙ ｃｅｌｌ：以
下、１１１にＣＡＭセルと称す）に関し、さらに特定的
には、データを記憶するとともに、当該記憶されたデー
タと検索データとの一致、不−致を検出して出力するよ
うなビット照合機能を有する内容アドレスメモリセルに
関する。
ｔ−ａｄｄｒｅｓｓ ｍｅｍｏｒｙ ｃｅｌｌ：以
下、１１１にＣＡＭセルと称す）に関し、さらに特定的
には、データを記憶するとともに、当該記憶されたデー
タと検索データとの一致、不−致を検出して出力するよ
うなビット照合機能を有する内容アドレスメモリセルに
関する。
第９図は、たとえばＩＥＥＥ Ｊｏｕｒｎａｌｏｆ
５ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏ
ｌ、５Ｃ−７，ｐｐ３６６ （対応Ｕ。 Ｓ、Ｐ、３７０１９８０）に開示されている従来のＣＡ
Ｍセルを示す回路図である。図において、このＣＡＭセ
ル６は、ワード線１．ビット線２ａ。 反転ビット！２ ｂ、一致線３に接続されている。 ＣＡＭセル６は、データ記憶部７．データ比較部８およ
びｎチャネルＭＯＳトランジスタ１０からなる。データ
記憶部７およびデータ比較部８は、２個のｎチャネルＭ
ＯＳトランジスタ１３ａ、１３ｂ、１４ａ、１４ｂから
なる。このうち、ｎチャネルＭＯＳ）ランジスタ１３ａ
はビット１１２ａとｎチャネルＭＯＳトランジスタ１４
ａのゲートとの間に接続され、ｎチャネルＭＯＳ）ラン
ジスタ１３ｂは反転ビットＩｌｉ［２ｂとｎチャネルＭ
ＯＳトランジスタ１４ｂのゲートとの間に接続されてい
る。また、これらｎチャネルＭＯＳトランジスタ１３ａ
、１３ｂの各ゲートは共にワード線１に接続されている
。ｎチャネルＭＯＳトランジスタ１４ａはビット線２ａ
と制御端子１６との間に接続され、ｎチャネルＭＯＳ）
ランジスタ１４ｂは反転ビット線２ｂと制御端子１６と
の間に接続されている。また、ｎチャネルＭＯＳトラン
ジスタ１０は一致線３と制御端子１６との間に接続され
、そのｎチャネルＭＯＳトランジスタ１０のゲートも一
致線３に接続されている。すなわち、ｎチャネルＭＯＳ
トランジスタ１０はダイオードとして用いられている。 また、一致線３は寄生容量（容量値Ｃ門）を有している
。 次に、第９図に示す従来のＣＡＭセルの動作を、書込、
ビット照合、読出の各場合に分けて説明する。 書込動作 書込動作は、書込むべきデータをビット線２ａに、また
その反転データを反転ビット線２ｂにそれぞれ与え、ワ
ード線１をｒＨＪにし、続いて再びワード線１をｒＬＪ
にすることによって行なわれる。 たとえば、書込むべきデータとしてビット線２ａにｒＨ
Ｊが、反転ビット線２ｂにｒＬＪが与えられる場合、ワ
ード線１よりｒＨＪのゲート入力を受けてオン状態とな
るｎチャネルＭＯＳ）ランジスタ１３ａを通じビット線
２ａのデータｒＨＪがｎチャネルＭＯＳ）ランジスタ１
４ａのゲート容量に蓄えられる。また同じくワード線１
よりｒＨＪのゲート入力を受けてオン状態となるｎチャ
ネルＭＯＳトランジスタ１３ｂを通じ反転ピッ）１！２
ｂのデータｒＬＪがｎチャネルＭＯＳ）ランジスタ１
４ｂのゲート容量に蓄えられる。 ビット照合動作 ビット照合動作は、ビット線２ａ、反転ビット線２ｂの
両方にｒＨＪを与え、一致線３をｒＨＪにプリチャージ
した後、検索データをビット線２ａに、またその反転デ
ータを反転ビット線２ｂにそれぞれ与えることによって
行なわれる。そして、記憶データと検索データが不一致
の場合には、一致線３がディスチャージされる一方、記
憶データと検索データが一致する場合には、一致線３は
ディスチャージされない。 たとえば、記憶データがｒＨＪであり、ｎチャネルＭＯ
Ｓ）ランジスタ１４ａのゲート容量にｒＨＪが、ｎチャ
ネルＭＯＳトランジスタ１４ｂのゲート容量にｒＬＪが
それぞれ蓄えられていて、ｎチャネルＭＯＳトランジス
タ１４ａがオン、ｎチャネルＭＯＳトランジスタ１４ｂ
がオフの状態にあるものとする。このとき、検索データ
としてｒＨＪが与えられ、ビット線２ａが「Ｈ」、反転
ビットｌ！２ｂが「Ｌ」となると、制御端子１６はｒＨ
Ｊとなり、一致線３はディスチャージされない。 一方、記憶データが同様にｒＨＪのとき、検索データと
してｒＬＪが与えられ、ビット線２ａが「Ｌ」、反転ビ
ット線２ｂが「Ｈコとなると、ｎチャネルＭＯＳ）ラン
ジスタ１４ａはオン、ｎチャネルＭＯＳトランジスタ１
４ｂはオフの状態にあるから、制御端子１６はこのとき
ｒＬＪとなり、一致線３はｎチャネルＭＯＳトランジス
タ１０゜１４ａおよびビット線２ａの放電経路によって
ディスチャージされる。 同様にして、記憶データがｒＬＪのときは、検索データ
がｒＨＪならば制御端子１６がｒＬＪとなり、一致線３
はｎチャネルＭＯＳトランジスタ１０．１４ｂおよび反
転ビット線２ｂの放電経路によってディスチャージされ
、検索データがｒＬＪならば制御端子１６がｒＨＪとな
り一致線３はデイスチャージされない。 また、ビット線２ａおよび反転ビット線２ｂに共にｒＨ
Ｊを与えた場合、記憶データの値に関係なく制御端子１
６はｒＨＪとなる。この状態はビット照合を行なわない
状態、つまりマスクをした状態であることを意味する。 上記したように、ビット照合動作においては、記憶デー
タと検索データが不一致のとき一致線３がディスチャー
ジされる一方、一致またはマスクのとき一致線３はディ
スチャージされない。 読出動作 読出動作は、ビット線２ａと反転ビット線２ｂをｒＬＪ
にディスチャージした後、一致線３をｒＨＪにすること
により行なわれる。 たとえば、記憶データがｒＨＪの場合、ｎチャネルＭＯ
Ｓトランジスタ１４ａがオン状態にあるので、一致線３
をｒＨＪにすることによりｎチャネルＭＯＳトランジス
タ１０．１４ａを通じてビットｖＡ２ａの電位が上昇し
、これにより記憶データｒＨＪが読出される。 逆に、記憶データがｒＬＪの場合、ｎチャネルＭＯＳ）
ランジスタ１４ｂがオン状態にあるので、一致線３をｒ
ＨＪにすることによりｎチャネルＭＯＳ）ランジスタ１
０．１４ｂを通じて反転ビット線２ｂの電位が上昇し、
これにより記憶データｒＬＪが読出される。 第１０図は、従来のＣＡＭセルの他の例を示す回路図で
ある。図において、このＣＡＭセル６′は、ワード線１
．ビット線２ａ、反転ビット線２ｂ、一致線３に接続さ
れている。そして、ＣＡＭセル６′は、データ記憶部７
′、データ比較部８′からなる。データ記憶部７′は２
個のｎチャネルＭＯＳトランジスタ１３ａ、１３ｂと、
互いにクロスカップルされたインバータ１８ａ、１８ｂ
とからなり、データ比較部は４個のｎ（−ヤネルＭＯＳ
トランジスタ１２ａ、１２ｂ、１４ａ、および１４ｂか
らなる。このうち、ｎチャネルＭＯＳトランジスタ１３
ａのソースはビット線２ａに接続され、ドレインはイン
バータ１８ｂの入力端子およびインバータ１８ａの出力
端子およびｎチャネルＭＯＳトランジスタ１４ｂのゲー
トに接続されている。また、ｎチャネルＭＯＳトランジ
スタ１３ｂのソースは反転ビット線２ｂに接続され、ド
レインはインバータ１８ｂの出力端子およびインバータ
１８ａの入力端子およびｎチャネルＭＯＳトランジスタ
１４ａのゲートに接続されている。 そして、これらｎチャネルＭＯＳトランジスタ１３ａ、
１３ｂの各ゲートは、共にワード線１に接続されている
。ｎチャネルＭＯＳ）ランジスタ１２ａのゲートはビッ
ト線２ａに、ｎチャネルＭＯＳトランジスタ１２ｂのゲ
ートは反転ビット線２ｂに各々接続されている。ｎチャ
ネルＭＯＳトランジスタ１４ａと１２ａとが一致線３と
グランド線１９との間に直列に接続され、ｎチャネルＭ
ＯＳトランジスタ１４ｂと１２ｂも同様に一致線３とグ
ランド線１９との間に直列に接続されている。 次に、第１０図に示す従来のＣＡＭセルの動作を、書込
、ビット照合、読出の各場合に分けて簡単に説明する。 書込動作 書込動作は、書込むべきデータをビット線２ａに、また
その反転データを反転ビット線２ｂにそれぞれ与え、ワ
ード線１をｒＨＪにすることによって、クロスカップル
したインバータ１８ａ、１８ｂにデータをラッチし、続
いてワード線１をｒＬＪにすることによって行なわれる
。 ビット照合動作 ビット照合動作は、ビット線２ａ、反転ビット線２ｂの
両方にｒＬＪを与え、一致線３をｒＨＪにプリチャージ
した後、検索データをビット線２ａに、またその反転デ
ータを反転ビット線２ｂにそれぞれ与えることによって
行なわれる。 ビット照合動作 ビット照合動作は、ビット１ｉ１２ ａ 、反転ビット
線２ｂの両方にｒＬＪを与え、一致線３をｒＨＪにプリ
チャージした後、検索データをビット線２ａに、またそ
の反転データを反転ビット１！２ｂにそれぞれ与えるこ
とによって行なわれる。 そして、記憶データと検索データとが一致した場合、ｎ
チャネルＭＯＳ）ランジスタ１４ａと１２ａのいずれか
一方、およびｎチャネルＭＯＳトランジスタ１４ａと１
２ｂとのいずれか一方は必ずオフの状態となるので、一
致線３はディスチャージされない。 一方、記憶データと検索データとが不一致の場合、ｎチ
ャネルＭＯＳ）ランジスタ１４ａおよび１２ａの両方、
またはｎチャネルＭＯＳトランジスタ１４ｂおよび１２
ｂの両方が必ずオンの状態となるので、一致＃ｓ３はｎ
チャネルＭＯＳトランジスタ１２ａおよび１４ａ１また
はｎチャネルＭＯＳトランジスタ１２ｂおよび１４ｂを
介してグランド線１９の放電経路でディスチャージされ
る。 また、ビット線２ａおよび反転ビットＭ２ｂに、共にｒ
ＬＪを与えた場合、記憶データの値に関係なく一致線３
はディスチャージされない。この状態はビット照合を行
なわない状態、つまりマスクをした状態であることを意
味する。 上記のごとく、ビット照合動作においては、記憶データ
と検索データとが不一致のとき一致線３がディスチャー
ジされ、一致またはマスクのとき一致線３はディスチャ
ージされない。 読出動作 読出動作は、ビット線２ａと反転ビット線２ｂをイコラ
イズした後、ワード線１をｒＨＪにすることにより行な
われる。すなわち、ワード線１をｒＨＪにすることによ
って、ｎチャネルＭＯＳ）ランジスタ１３ａおよび１３
ｂがオン状態となり、クロスカップルしたインバータ１
８ａ、１８ｂにラッチされていたデータがビット１２ａ
と反転ビット１ｊ１２ｂに読出される。 第９図に示したＣＡＭセル６は、第１１図に示すように
格子状に配置されることにより、ＣＡＭアレイを構成し
ている。通常、このようなＣＡＭアレイでは、複数のビ
ット線２ａ、反転ビット線２ｂの対に検索データを与え
ることによって、ＣＡＭアレイ全体にわたるビット照合
動作を１度に行なう。このとき、任意の１本の一致線３
に接続される複数のＣＡＭセル６のうち、少なくとも１
個のＣＡＭセル６が不一致となった場合、その一致線３
はディスチャージされる。したがって、任意の１本の一
致ａ３に接続される複数のＣＡＭセル６のすべてが一致
した場合のみ、その一致線３はプリチャージレベルを保
ち、その一致線３が一致検出回路２０によって検出され
る。なお、上記のようなＣＡＭアレイの構成は、第１０
図に示すＣＡＭセル６′についても同様である。 ［発明が解決しようとする課題］ 従来のＣＡＭセルは、以上のように構成されているので
、ビット照合動作時に、１本の一致線３に接続される複
数のＣＡＭセル６のうち、少なくとも１個のＣＡＭセル
６が不一致であると、一致線３はｒＨＪからｒＬＪにデ
ィスチャージされる。 したがって、１回のビット照合動作で上記複数のＣＡＭ
セル６において、検索データと記憶データが完全に一致
した場合だけ、すなわちハミング距離（検索データと記
憶データとの間の不一致の数）が“０＃の場合だけの検
索しかできない。また、ビット照合動作時にディスチャ
ージされる一致線３の数が多いと、ビット照合動作の消
費電力が非常に大きくなる。 この発明は、上記のような問題点を解消するためになさ
れたもので、１回のビット照合動作で、検索データと任
意のハミング距離にある記憶データの検索が可能である
とともに、ビット照合動作時の消費電力を低減すること
が可能な内容アドレスメモリセルを提供することを目的
とする。 ［課題を解決するための手段］ この発明にかかる内容アドレスメモリセルは、データを
記憶するとともに、当該記憶されたデータと検索データ
との一致、不一致を検出して一致線に出力するものあっ
て、データ記憶手段と、データ比較手段と、容量素子と
、遮断手段と、電荷移行手段とによって構成されている
。データ記憶手段は、与えられたデータを記憶する。デ
ータ比較手段は、データ記憶手段に記憶されたデータと
与えられた検索データとを比較し、それらのデータが一
致しているか、不一致であるかの比較結果を出力する。 容量素子は、データ比較手段の比較結果を記憶する。遮
断手段は、データ比較手段の比較結果を記憶している前
記容量素子の充放電経路の一部を遮断する。電荷移行手
段は、容量素子が前記データ比較手段の比較結果として
、データの不一致を記憶しているとき、この容量素子と
一致線との間で充放電経路を形成し、一定量の電荷をい
ずれか一方から他方へ移行させる。 ［作用］ この発明においては、ビット照合動作時に、データ記憶
手段に記憶されたデータと与えられた検索データとをデ
ータ比較手段で比較し、その比較結果を一旦容量素子に
電荷の形で蓄えてから、一致線に出力するようにしてい
る。したがって、容量素子の容量値を一定にすることに
より、比較結果を一致線に出力したとき、１本の一致線
に接続される複数の内容アドレスメモリセルのうちで不
一致となった内容アドレスメモリセルの数に応じて一致
線の電位レベルが決まる。その結果、一致線の電位レベ
ルを検出することにより、不一致となった内容アドレス
メモリセルの数を検出することが可能となる。 〔実施例〕 この発明の実施例の具体的な回路構成を説明する前に、
まず第１図を参照して、この発明の実施例の概念的な構
成を説明する。ＣＡＭセル６０・は、データ記憶部７０
と、データ比較部８０と、遮断手段１５と、容量素子９
と、電荷移行手段１１とによって構成されている。デー
タ記憶部７０は、ワード線１によって選択されたとき、
与えられたデータを記憶する。データ比較部８０は、デ
ータ記憶部７０に記憶されたデータと、与えられた検索
データとを比較し、その一致、不一致を比較結果として
出力する。この比較結果は、遮断手段１５を介して容量
素子９に与えられ電荷の形で記憶される。遮断手段１５
は、容量素子９に比較結果が記憶された後に、当該容量
素子９の充放電経路の一部を遮断し、それによって容量
素子９に蓄えられた情報電荷が、一致線３以外に逃げな
いようにする。電荷移行手段１１は、容量素子９に不一
致の情報が蓄えられている場合、この容量素子９と一致
線３との間に充放電経路を形成する。そして、電荷移行
手段１１は、容量素子９と一致線３との間で、いずれか
一方からいずれか他方に向けて一定量の電荷を移行せし
める。これによって、一致線３の電位は、不一致情報を
蓄えている容量素子９により、一定電位だけ変化する。 以下、この発明のさらに具体的な実施例を図について説
明する。 （１） 第１の実施例 第２図は、この発明の第１の実施例の構成を示す回路図
である。図において、このＣＡＭセル６１は、ワード線
１．ビット線２ａ１反転ビット線２ｂ、一致線３および
出力ゲート制御線４に接続されている。そして、このＣ
ＡＭセル６１は、データ記憶部７１．データ比較部８１
．ダイオード１５、容ｊｌ素子９および出力ゲート１１
から構成されている。上記データ記憶部７１は、２個の
ｎチャネルＭＯＳトランジスタ１３ａ、１３ｂおよび記
憶容量素子１８ａ、１８ｂからなる。上記データ比較部
８１は、２個のｎチャネルＭＯＳ）ランジスタ１４ａ、
１４ｂからなる。このうち、ｎチャネルＭＯＳトランジ
スタ１３ａは、ゲートがワード線１に、ソースがビット
線２ａに、ドレインがｎチャネルＭＯＳ）ランジスタ１
４ａのゲートと記憶容量素子１８ａに接続されている。 また、ｎチャネルＭＯＳトランジスタ１３ｂは、ゲート
がワード線１に、ソースが反転ビット線２ｂに、ドレイ
ンがｎチャネルＭＯＳトランジスタ１４ｂのゲートと記
憶容量素子１８ｂに接続されている。 また、ｎチャネルＭＯＳトランジスタ１４ａは、ソース
がビット線２ａに、ドレインが第１の制御端子１６に接
続されている。ｎチャネルＭＯＳ）ランジスタ１４ｂは
、ソースが反転ビットｔ１２ｂに、ドレインが第１の制
御端子１６に接続されている。ダイオード１５は、その
アノードが第２の制御端子１７に接続され、そのカソー
ドが第１の制御端子１６に接続されている。出力ゲート
１１は、ｎチャネルＭＯＳ）ランジスタによって構成さ
れ、一致線３と第２の制御端子１７との間に接続されて
いる。そして、このｎチャネルＭＯＳトランジスタ１１
のゲートは出力ゲート制御線４に接続されている。また
、容量索子９（容量値Ｃｓ）が第２の制御端子１７に接
続されている。なお、一致線３は寄生容量（容量値Ｃｍ
）を有している。 次に、第２図に示すＣＡＭセル６１の動作を、ビット照
合動作についてのみ説明する。なお、書込、読出動作に
ついては、第９図に示した従来のＣＡＭセル６の動作と
ほぼ同様である。すなわち、この第２図の実施例では、
記憶データが記憶容ユ素子１８ａ、１８ｂに蓄えられる
という点を除くと、書込、読出動作は、第９図に示した
従来のＣＡＭセル６の動作と同じである。 ビット照合動作 ビット照合動′作は、まずビット線２ａ、反転ビット線
２ｂ、出力ゲート制御線４および一致線３をすべてｒＨ
Ｊ （Ｖｃｃ）とすることによって、第１の制御端子
１６および第２の制御端子１７をｒＨＪにプリチャージ
する。したがって、この時点で容量索子９には「Ｈ」
（正確にはＶｃｃ−ＶＴ１１＋ただし、ＶＶＨは出力ゲ
ート１１のしきい値電圧）が蓄積されている。次に、出
力ゲート制御線４をｒＬＪ （Ｖｓｓ）とし、出力ゲ
ート１１をオフ状態とする。 続いて、検索データをビット線２ａに、その反転データ
を反転ビット線２ｂに与える。このとき、もし、データ
記憶部７１の記憶データと検索データとの比較結果が一
致していれば、第１の制御端子１６および第２の制御端
子１７はｒＨＪを保・っ。 一方、記憶データと検索データの比較結果が不一致であ
れば、第１の制御端子１６および第２の制御端子１７は
ｒＬＪとなる。なお、このときの動作の詳細は、第９図
の従来のＣＡＭセル６の動作を参照することによって一
層明らかとなろう。 続いて、ビット線２ａおよび反転ビット線２ｂを共に、
再びｒＨＪにすることによって、第１の制御端子１６を
「■」にチャージする。このとき、ダイオード１５の作
用によって、第２の制御端子１７は、上記比較結果（一
致していればｒＨＪ、不一致であれば「Ｌ」）を保つ。 続いて、一致！Ｉ３を「ＨＪ （Ｖｃｃ）にプリチャ
ージし、出力ゲート制御線４に適切な電位（ＶｃＬ）を
与える。ただし、Ｖ ｓ ｓ ＋ Ｖ７ Ｈ＜ Ｖ Ｃ
Ｌ５ＶＣＣとする（ここで、ＶＴＩＩはｎチャネルＭＯ
８）−ランジスタ１１のしきいｆｔｉ電圧、Ｖａｓはグ
ランド電位を表わす）。このとき、もし、第２の制御端
子１７が「Ｈ」 （すなわち、上記比較結果が一致の場
合）であれば、出力ゲー）１１はオフ状態を保つ。しか
し、第２の制御端子１７が「Ｌ」 （すなわち、上記比
較結果が不一致の場合）であれば、出力ゲート１１はオ
ン状態となり、第２の制御端子１７はｒＬＪ （Ｖｓ
ｓ）からＶＣＬ−Ｖ、Ｈに充電される。 ここで、容量素子９の容量値をＣｓ、一致線３の寄生容
量の容量値をＣｎ５一致線３の電位をＶＨとすると、１
本の一致線３に接続される複数のＣＡＭセル６１のうち
、ｎ個が不一致であった場合、一致線３の電位は、 ｖｏ讃Ｖｃｃ から Ｖｌ、Ｉ−Ｖｃｃ−ｎｘ−！″−（Ｖｃ ｔ −ＶＴ
１１ ）Ｍ に変化する。 したがって、不一致を検出したＣＡＭセル６１の敗ｎに
応じて一致線３の電位レベルが変化するので、検索デー
タとのハミング距離がｎである記憶データだけを検索し
たい場合は、当該一致線３に接続する一致検出回路で、 ＶｒＩ−ｗＶｃ ｃ−ｎ Ｘ」Ｌ（ｙｃＬ −Ｖ７ Ｈ
）Ｃ− の電位レベルを持った一致線３だけ検出することによっ
て実現できる。 上記のような機能を果たす一致検出回路の一例を第８図
に示す。図において、この−数構出回路２００には、一
致線３、制御線３１．３２、センスアンプ活性線３３、
リファレンス電位供給線３５．３６、出力線３４が接続
されている。そして、−数構出回路２００は、センスア
ンプ３７．３８と、ｎチャネルＭＯ８）ランジスタ４０
〜４３と、論理ゲート４４とによって構成されている。 次に、第８図に示す一致検出回路２００の動作を、ハミ
ング距離がｎである記憶データを検索する場合について
示す。まず、センスアンプ活性線３３を不活性（たとえ
ばｒＬＪレベル）とし、制御線３１．３２に電圧Ｖｃｃ
十ΔＶを与える（ここで、Δ■はｎチャネルＭＯＳトラ
ンジスタ４０〜４３の各しきい値電圧より大きい値とす
る）。 すると、ｎチャネルＭＯＳ）ランジスタ４０〜４３はす
べてオン状態となる。続いて、リファレンス電位供給線
３５および３６に、それぞれ、下式のＶＲ（３５）およ
びＶＲ（３６）を与え、それと同時にＣＡＭアレイでビ
ット照合動作をわ行なうことによって、一致ｎ３の電位
が下式のｖｒＩＬ（３）の値となる。 ＶＲ（３５） ｖ、 （３６） ＶｌＩＬ（３） したがって、−数構出回路２００におけるノード４７の
電位！ｔＶ＊ （３５） に、／−Ｆ４８のｍ位はｖ
、（３６）に、そして、ノード４５および４６の電位は
共にＶ（ハ）Ｌ （３）になる。ここで、制御線３１．
３２を共に「Ｌ」とし、ｎチャネルＭＯＳ）ランジスタ
４０〜４３をすべてオフ状態にする。続いて、センスア
ンプ活性線３３を活性（「Ｈ」レベル）とし、センスア
ンプ３７． ３８を活性化する。応じて、センスアンプ
３７．３８はセンス動作を開始し、センスアンプ３７は
ノード４５とノード４７との電位差を増幅し、センスア
ンプ３８はノード４６とノード４８との電位差を増幅す
る。ここで、 Ｖ、Ｌ （３）Ｃノード４５の電位］＜Ｖｌ（３５）
〔ノード４７の電位］ ＶｎＬ （３） ［ノード４６の電位］＞Ｖ、（３６
） ［ノード４８の電位］ であるので、 センスアンプ３７によって、ノード４５はｒＬＪに、ノ
ード４７はｒＨＪに、 センスアンプ３８によって、ノード４６はｒＨＪに、ノ
ード４８はｒＬＪになる。 ところが、他の一致線３において、検索データと記憶デ
ータとのハミング距離がＱ、 （ｆＬ＜ｎ）であった場
合、当該−数構出回路２００ではくセンスアンプ３７に
よって、ノード４５はｒＨＪに、ノード４７はｒＬＪに
、 センスアンプ３８によって、ノード４６はｒＨＪに、ノ
ード４８はｒＬＪになり、 また、他の一致線３において、検索データと記憶データ
とのハミング距離がｍ（ｍ＞ｎ）であった場合、当該−
数構出回路２００では、 センスアンプ３７によって、ノード４５はｒＬＪに、ノ
ード４７はｒＨＪＥ、 センスアンプ３８によって、ノード４６はｒＬＪに、ノ
ード４７はｒＨＪになる。 論理ゲート４４は、ノード４７がｒＨＪで、ノード４８
がｒＬＪであるときだけ、出力線３４にｒＨＪを出力す
るものである。したがって、ハミング距離がｎである一
致ａ３に接続された一致検出回路２００の論理ゲート４
４だけが、出力線３４にｒＨＪを出力することがわかる
。 なお、上記の一致検出回路２００を用いることによって
、検索データと任意のハミング距離の範囲にある記憶デ
ータの検索（たとえば、検索データとのハミング距離が
２以上、５以下の記憶データの検索）なども可能である
。 ところで、ビット照合動作の結果、一般にＣＡＭアレイ
中の多くの一致線３が不一致となる。第９図または第１
０図に示す従来のＣＡＭセルでは、一致線３が不一致を
示す場合、一致線３の容量Ｃｎの電荷はビット線２ａあ
るいは反幅ビット線２ｂによってディスチャージされる
ため、一致線３のプリチャージも含めたビット照合動作
全体の消費電力が大変大きくなる。これに対し、第２図
に示す実施例によるＣＡＭセル６１では、一致線３の容
量Ｃｒｌの電荷は、不一致を示したＣＡＭセル６１の容
量素子９によってディスチャージされるために、一致線
３は多くの場合、完全にｒＬＪレベルにまではディスチ
ャージされない。したがって、一致線３のプリチャージ
も含めたビット照合動作全体の消費電力は、従来例より
も小さくなる。 以上のごとく、第２図に示す実施例のＣＡＭセル６１を
用いてＣＡＭアレイを構成すれば、検索データと任意の
ハミング距離にある記憶データの検索が可能であるとと
もに、ビット照合動作時の消費電力を低減できる。 （２） 第２の実施例 第３図は、この発明の第２の実施例の構成を示す回路図
である。図において、この第２の実施例におけるＣＡＭ
セル６２は、前述の第９図に示す従来のＣＡＭセル６に
含まれるデータ記憶部７およびデータ比較部８と同様の
構成のデータ記憶部７２およびデータ比較部８２を含む
。その他の構成は、第２図に示す第１の実施例と同様で
ある。 但し、第２図の実施例で用いられたダイオード１５に代
えてｎチャネルＭＯＳ）ランジスタ１０が設けられてい
る。このｎチャネルＭＯＳ）ランジスタ１０は、そのド
レインが第１の制御端子１６に、そのソースおよびゲー
トが第２の制御端子１７に接続されている。すなわち、
ｎチャネルＭＯＳトランジスタ１０は、ダイオードとし
て機能している。上記第２の実施例におけるＣＡＭセル
６２の動作は、記憶データがトランジスタ１４ａ。 １４ｂのゲート容量に蓄えられる点を除いて、第２図に
示す第１の実施例のＣＡＭセル６１と同様である。 （３） 第３の実施例 第４図は、この発明の第３の実施例の構成を示す回路図
である。この第３の実施例におけるＣＡＭセル６３の構
成は、第３図に示す第２の実施例のＣＡＭセル６２の構
成とほぼ同様である。ただし、データ記憶部７３におい
て、ｎチャネルＭＯＳトランジスタ１３ａはビット線２
ａとｎチャネルＭＯＳ）ランジスタ１４ｂのゲートとの
間に接続され、ｎチャネルＭＯＳ）ランジスタ１３ｂは
反転ビット線２ｂとｎチャネルＭＯＳ）ランジスタ１４
ｇのゲートとの間に接続されている。 上記第３の実施例におけるＣＡＭセル６３の動作は、第
３図に示す第２の実施例の動作とほぼ同様であるが、書
込、読出時と、ビット照合時との間で、ビット線２ａ、
反転ビット線２ｂの対に与えるべきデータの論理が反転
しているという点において、第３図に示す実施例と異な
る。すなわち、ビット１ｌ１２ａに「Ｈ」５反転ビット
線２ｂに「Ｌ」を与えて、ワード線１をｒＨＪにしてＣ
ＡＭセル６３のデータ記憶部７３にデータを記憶した場
合の記憶データの論理を１１＃であるとすると、このと
き、ｎチャネルＭＯＳトランジスタ１４ａのゲート容量
にはｒＬＪが、ｎチャネルＭＯＳトランジスタ１４ｂの
ゲート容量にはｒＨＪがチャージされている。このＣＡ
Ｍセル６３に対してビット照合動作を行なうと、検索デ
ータとしてビット線２ａに「Ｌ」２反転ビット１１２ｂ
にｒＨＪを与えた場合、当該ＣＡＭセル６３は一致する
。したがって、書込動作時はビット線２ａが「Ｈ」１反
転ビット線２ｂが「Ｌ」の場合の書込データの論理が“
１“であるが、ビット照合動作時はビット線２ａが「Ｌ
」１反転ビット線２ｂがｒＨＪの場合の検索データの論
理が１“であるので、ビット線対に与えるべきデータの
論理が反転していることになる。なお、この第３の実施
例における効果は、第２図または第３図に示す実施例に
おけるＣＡＭセルと同等である。 （４） 第４の実施例 第５図は、この発明の第４の実施例の構成を示す回路図
である。図において、この第４の実施例におけるＣＡＭ
セル６４の構成は、第２図に示す第１の実施例のＣＡＭ
セル６１の構成とほぼ同様である。ただし、第２図の実
施例で用いられたダイオード１５に代えてスイッチ素子
１２が設けられている。このスイッチ素子１２は、ｎチ
ャネルＭＯＳトランジスタで構成され、そのドレインは
第１の制御端子１６に接続され、そのソースは第２の制
御端子１７に接続されている。また、スイッチ索子１２
のゲートには、スイッチ素子制御線５が接続されている
。 次に、上記第４の実施例におけるＣＡＭセル６４の動作
を、ビット照合動作についてのみ説明する。なお、書込
動作、読出動作は、第２図に示す第１の実施例のＣＡＭ
セル６１と同様である。 ビット照合動作 ビット照合動作は、まず出力ゲート制御線４をｒＬＪと
し、スイッチ素子制御線５をｒＨＪとすることによって
、出力ゲート１１をオフ状態とし、スイッチ素子１２を
オン状態とする。そして、ビット線２ａ、反転ビット線
２ｂに検索データを人力する。このとき、もし記憶デー
タと検索データとが一致していれば、第１の制御端子１
６および第２の制御端子１７はｒＨＪにチャージされ、
記憶データと検索データとが不一致であれば、第１の制
御端子１６および簗２の制御端子１７は「Ｌ」にディス
チャージされる。−例として、記憶容量素子１８ａにｒ
ＨＪが蓄積され、記憶容量索子１８ｂにｒＬＪが蓄積さ
れているとするを、ｎチャネルＭＯ５）ランジスタ１４
ａ′はオン状態、ｎチャネルＭＯＳトランジスタ１４ｂ
はオフ状態にある。この状態で、ビット線２ａに「Ｈ」
、反転ビット線２ｂにｒＬＪを与えた場合、第１の制御
端子１６．第２の制御端子１７は、ｎチャネルＭＯＳト
ランジスタ１０，１４ａを介してビット線２ａによって
ｒＨＪにチャージされる（一致）。逆に、ビット線２ａ
ｌ、ｒＬＪ、反転ビット線１２ｂにｒＨＪを与えた場合
、第１の制御端子１６．第２の制御端子１７は、ｎチャ
ネルＭＯＳトランジスタ１０，１４ａを介してビット線
２ａによってｒＬＪにディスチャージされる（不一致）
。また、ビット線２ａおよび反転ビット線２ｂに、共に
ｒＨＪを与えた場合、第１の制御端子１６．第２の制御
端子１７は、ｎチャネルＭＯ’Ｓトランジスタ１０，１
４ａを介してビット線２ａによってｒＨＪにプリチャー
ジされる（一致）。 次に、スイッチ索Ｔ制御ｖＡ５をｒＬＪにしてスイッチ
素子１０をオフ状態とする。このとき、第１の制御端子
１６と第２の制御端子１７は電気的に切離されるので、
第２図に示す第１の実施例のように、ビット線２ａおよ
び反転ビット線２ｂをノ（にｒＨＪにチャージすること
によって第１の制御端子１６をｒＨＪにチャージする必
要はない。 続いて、−教練３をＩ［Ｊ （Ｖｃｃ）にプリチャー
ジし、出力ゲート制御線４に適切な電位ｖｃ、を与える
。ただし、ＶＳＳ＋ＶＴｌｌ＜ＶＣＬ≦Ｖｃｃとする（
ここで、ｖＴＨはｎチャネルＭＯＳトランジスタ１１の
しきい値電圧、ｖｓｓはグランド電位を表わす）。この
とき、もし第２の制御端子１７がｒＨＪであれば（すな
わち、上記比較結果が一致の場合）、出力ゲート１１は
オフ状態を保つ。しかし、第２の制御端子１７がｒＬＪ
であれば（すなわち、上記比較結果が不一致の場合）、
出力ゲート１１はオン状態となり、第２の制御端子１７
はｒＬＪ （Ｖｓｓ）からｖｃＬ−ｖＴＨに充電され
る。 ここで、容量索子９の容量値をＣｓ、−教練３の寄生容
量の容量値を０Ｍ％−教練３の電位をＶ。とすると、１
本の一致線３に接続される複数のＣＡＭセル６４のうち
、ｎ個が不一致であった場合、−教練３の電位は、 Ｖｒｌ−Ｖｃｃ から に変化する。 したがって、不一致を示したＣＡＭセル６４の数ｎに応
じて一致線の電位レベルが変化するので、検索データと
のハミング距離がｎである記憶データだけを検索したい
場合は、当該−教練３に接続する一致検出回路において
、 の電位レベルを持った一致線３だけを検出することによ
って実現できる。このような機能を果たす一致検出回路
としては、たとえば、第８図に示した一致検出回路２０
０を用いることができる。 以上のごとく、第５図に示すＣＡＭセル６４を用いてＣ
ＡＭアレイを構成することにより、検索データと任意の
ハミング距離にある記憶データの検索が可能であるとと
もに、ビット照合動作時の消費電力を低減できる。 また、第５図に示すＣＡＭセル６４においては、ビット
ｌｌ２ａと反転ビット線２ｂとの対と、第２の制御端子
１７との間は、スイッチ素子１２によって完全に電気的
に分離可能であるので、連続してビット照合動作を行な
う場合、第１回目のビット照合動作と、第２回目のビッ
ト照合動作との間に、ビット線２ａと反転ビット１！２
ｂとを、共にｒＨＪレベルにプリチャージする必要はな
い。したがって、第２図〜第４図に示す実施例よりも−
層消費電力を低減できる。 （５） 第５の実施例 第６図は、この発明の第５の実施例の構成を示す回路図
である。図において、この第５の実施例におけるＣＡＭ
セル６５は、ワードＩ１１． ビット線２ａ、反転ビ
ット線３ａ、一致１１３．出力ゲート制御線４に接続さ
れている。そして、このＣＡＭセル６５は、データ記憶
部７５．データ比較部８５、容量索子９および出力ゲー
ト１１から構成されている。データ記憶部７５は、互い
にクロスカップルした２個のインバータ１８ａ、１８ｂ
と、２個のｎチャネルＭＯＳトランジスタ１３ａ、１３
ｂとから構成されている。データ比較部８５は、２個の
ｎチャネルＭＯＳ）ランジスタ１２ａ、１２ｂから構成
されている。このうち、ｎチャネルＭＯＳトランジスタ
１３ａは、そのゲートがワード線１に接続され、そのソ
ースがビット線２ａに接続され、そのドレインが記憶ノ
ード１６ａに接続されている。ｎチャネルＭＯ８ｈラン
ジスタ１３ｂは、そのゲートがワード線１に接続され、
そのソースが反転ビット線２ｂに接続され、そのドレイ
ンが記憶ノード１６ｂに接続されている。また、インバ
ータ１８ａの出力とインバータ１８ｂの入力は記憶ノー
ド１６ａに接続され、インバータ１８ａの人力とインバ
ータ１８ｂの出力は記憶ノード１６ｂに接続されている
。また、ｎチャネルＭＯＳ）ランジスタ１２ａは記憶ノ
ード１６ａと制御端子１７との間に接続され、そのゲー
トはビット線２ａに接続されている。ｎチャネルＭＯＳ
トランジスタ１２ｂは記憶ノード１６ｂと制御端子１７
との間に接続され、そのゲートは反転ビットｎ２ｂに接
続されている。また、出力ゲート１１はｎチャネルＭＯ
Ｓトランジスタによって構成され、そのトランジスタは
一致線３と制御端子１７との間に接続され、そのゲート
は出力ゲート制御線４に接続されている。また、容量索
子９（容量値Ｃｓ）が制御端子１７に接続されている。 なお、一致ｖａ３は、寄生容ｆｆ１（容量値Ｃｎ）を有
している。 次に、第６図に示すＣＡＭセル６５の動作を、ビット照
合動作についてのみ説明する。なお、書込動作と読出動
作については、第１０図に示す従来のＣＡＭセル６′と
ほぼ同様である。 ビット照合動作 ビット照合動作は、まず、出力ゲート＠御線４をｒＬＪ
にして出力ゲート１１をオフ状態とし、ビット線２ａ、
反転ビット線２ｂに検索データを入力する。このとき、
もし記憶データと検索データとが一致していれば、制御
端子１７はｒＨＪにチャージされ、記憶データと検索デ
ータとが不一致であれば、制御端子１７はｒＬＪにディ
スチャージされる。−例として、記憶ノード１６ａが「
Ｈ」、記憶ノード１６ｂがｒＬＪであるとき、ビットＩ
！２ｇに「Ｈ」、反転ビット線２ｂにｒＬＪの検索デー
タを入力すると、ｎチャネルＭＯＳトランジスタ１２ａ
はオン状態となり、ｎチャネルＭＯＳトランジスタ１２
ｂはオフ状態となる。その結果、制御端子１７は記憶ノ
ード１６ａによってｒＨＪにチャージされる（一致）。 また、ビット線２ａに「Ｌ」、反転ビット線２ｂにｒＨ
Ｊの検索データを入力すると、ｎチャネルＭＯＳ）ラン
ジスタ１２ａはオフ状態、ｎチャネルＭＯＳ）ランジス
タ１２ｂはオン状態となり、制御端子１７は記憶ノード
１６ｂによってｒＬＪにディスチャージされる（不一致
）。 次に、ビット線２ａ、反転ビット線２ｂを共にｒＬＪと
し、ｎチャネルＭＯＳ）ランジスタ１２ａ、１２ｂをオ
フ状態とする。 続いて、一致線３をｒＨＪ （Ｖｃｃ）にプリチャー
ジし、出力ゲートｉｔ制御線４に適切な電位ｖｃ１を与
える。ただし、Ｖｓ ｓ＋Ｖｙ Ｈ＜ｖｅ Ｌ ≦Ｖｃ
ｃとする（ここで、ＶＴＨはｎチャネルＭＯＳトランジ
スタ１１のしきい値電圧、Ｖｓｓはグランド電位を表わ
す）。このとき、もし、制御端子１７がｒＨＪであれば
（すなわち、上記比較結果が一致の場合）、出力ゲート
１１はオフ状態を保つ。しかし、制御端子１７がｒＬＪ
の場合（すなわち、上記比較結果が不一致の場合）は、
出力ゲート１１はオン状態となり、制御端子１７は「Ｌ
」 （電位Ｖｓｓ）からｖｃＬ−ｖ、１１に充電される
。 ここで、容量素子９の容量値をＣ，、一致線３の寄生容
量の容量値をＣｒ１、一致線３の電位をＶ門とすると、
１本の一致線３に接続される複数のＣＡＭセル６５のう
ち、ｎ個が不一致であった場合、一致線３の電位は、 Ｍ−Ｖｃｃ から に変化する。 したがって、不一致を示したＣＡＭセル６５の数ｎに応
じて一致線３の電位レベルが変化するので、検索データ
とのハミング距離がｎである記憶データだけを検索した
い場合は、当該一致線３に接続する一致検出回路におい
て、 の電位レベルを持った一致線３だけを検出することによ
って実現できる。このような機能を果たす一致検出回路
としては、たとえば、ｆｆ１８図に示すような一致検出
回路２００を用いることができる。 第６図に示すようなＣＡＭセル６５を用いてＣＡＭアレ
イを構成することにより、検索データと任意のハミング
距離にある記憶データの検索が可能であるとともに、ビ
ット照合動作時の消費電力を低減することができる。 （６） 第６の実施例 第６図は、この発明の第６の実施例の構成を示す回路図
である。図において、この第６の実施例のＣＡＭセル６
６がＨするデータ記憶部７６は、第６図に示す第５の実
施例のＣＡＭセル６５におけるデータ記憶部７５と同一
の構成である。データ比較部８６は、２個のｎチャネル
ＭＯＳトランジスタ１２ａ、１２ｂと、２個のｐチャネ
ルＭＯＳトランジスタ１４ａ、１４ｂとによって構成さ
れている。ｎチャネルＭＯＳトランジスタ１２ａおよび
ｐチャネルＭＯＳトランジスタ１４ａは、？ｌｉ源線１
９と制御端子１７ａとの間に直列に接続されている。ｎ
チャネルＭＯＳトランジスタ１２ａのゲートはビット線
２ａに接続され、ｐチャネルＭＯＳトランジスタ１４ａ
のゲートは記憶ノード１６ａに接続されている。ｎチャ
ネルＭＯＳトランジスタ１２ｂおよびｐチャネルＭＯＳ
トランジスタ１４ｂは電源線１９と制御端子１７ｂとの
間に直列に接続されている。ｎチャネルＭＯＳ）ランジ
スタ１２ｂのゲートは反転ビット線２ｂに接続され、ｐ
チャネルＭＯＳトランジスタ１４ｂのゲートは記憶ノー
ド１６ｂに接続されている。 また、出力ゲート１１ａおよびｌｌｂはｐチャネルＭＯ
Ｓトランジスタによって構成され、これらトランジスタ
ｌｌａおよびｌｌｂは、それぞれ、一致線３と制御端子
１７ａおよび１７ｂとの間に接続されている。また、こ
れらトランジスタ１１ａおよびｌｌｂの各ゲートは、出
力ゲート制御線４に接続されている。また、容量素子９
ａ（容量値Ｃｓ）および容量素子９ｂ（容量値Ｃｓ）が
、それぞれ、制御端子１７ａおよび１７ｂに接続されて
いる。なお、一致線３は寄生容量（容量値Ｃガ）を有し
ている。 次に、第７図に示すＣＡＭセル６６の動作を、ビット照
合動作についてのみ説明する。なお、書込動作と、読出
動作については第１０図に示す従来のＣＡＭセル６′と
ほぼ同様である。 ビット照合動作 ビット照合動作は、まずビット１１２ ａ 、反転ビッ
ト線２ｂを共にｒＬＪとし、ｎチャネルＭＯＳトランジ
スタ１２ａ、１２ｂをオフ状態とする。 また、出力ゲート制御線４をｒＬＪとし、ｐチャネルＭ
ＯＳ）ランジスタで構成さ、れる出力ゲート１１ａ、ｌ
ｌｂをオン状態とする。さらに、一致線３をｒＬＪ
（Ｖｓｓ）とし、制御端子１７ａ。 １７ｂをｒＬＪにディスチャージする。そして、出力ゲ
ート制御線４をｒＨＪとし、出力ゲート１１ａ、ｌｌｂ
を再びオフ状態とする。続いて、ビット線２ａ１反転ビ
ット線２ｂに検索データを与える。このとき、もし、記
憶データと検索データとが一致していれば、制御端子１
７ａ、１７ｂは共にｒＬＪを保つ。逆に、不一致であれ
ば、制御端子１７ａ、１７ｂの一方が電源線１９によっ
てチャージされる。たとえば、記憶ノード１６ａに「Ｈ
」、記憶ノード１６ｂにｒＬＪが記憶されているとき、
ｐチャネルＭＯＳトランジスタ１４ａはオフ状態、ｐチ
ャネルＭＯＳトランジスタ１４ｂはオン状態である。こ
のとき、ビットｔｌｆｆ２ａに「Ｈ」、反転ビットＩｊ
１２ｂにｒＬＪを与えると、ｎチャネルＭＯＳトランジ
スタ１２ａはオン状態、ｎチャネルＭＯＳトランジスタ
１２ｂはオフ状態であるので、制御端子１７ａ、１７ｂ
は」（にｒＬＪを保つ（一致）。しかし、ビット線２ａ
に「Ｌ」。 反転ビット線２ｂにｒＨＪを与えると、ｎチャネルＭＯ
Ｓ）ランジスタ１２ａはオフ状態、ｎチャネルＭＯＳト
ランジスタ１２ｂはオン状態となるので、制御端子１７
ａはｒＬＪを保つが、制御端子１７ｂはｐチャネルＭＯ
Ｓトランジスタ１４ｂおよびｎチャネルＭＯＳトランジ
スタ１２ｂを介して、電源線１９によってｒＨＪにチャ
ージされる（不一致）。また、ビット１２ａと反転ビッ
ト線２ｂを共にｒＬＪのままとすると、ｎチャネルＭＯ
Ｓトランジスタ１２ａ、１２ｂは共にオフ状態を保ち、
制御端子１７ａ、１７ｂは共にｒＬＪを保つ（一致）。 次に、再びビット線２ａと反転ビット線２ｂに共にｒＬ
Ｊを与え、ｎチャネルＭＯＳ）ランジスタ１２ｇ、１２
ｂをオフ状態とする。 続いて、一致線３をｒＬＪのレベルにプリチャージし、
出力ゲート制御線４に適切な電位ＶｃＬを与える。ただ
し、Ｖｓｓ≦ＶＣＬ＜ＶＣＣ−ｖＴＨＩとする（ここで
、ＶＴＨはｐチャネルＭＯ３）ランジスタ１１のしきい
値電圧）。このとき、制御端子１７ａ、１７ｂが共に「
Ｌ」 （すなわち、上記比較結果が一致の場合）であれ
ば、出力ゲートｌｌａ、ｌｌｂは共にオフ状態を保つ。 しかし、制御端子１７ａ、１７ｂのうち、どちらか一方
が「Ｈ」である場合、これら制御端子１７ａおよび１７
ｂに接続される出力ゲート１１ａおよびｌｌｂのいずれ
か一方がオン状態となり、制御端子１７ａまたは１７ｂ
は、ｒＨＪからＶｃｃ＋ＩＶＴ１１１にまで充電される
。 したがって、一致線３は不一致となったＣＡＭセル６６
の数（すなわちハミング距離）に応じて電位レベルが変
化する。このため、検索すべき／＼ミング距離に応じた
一致線３の電位を、たとえば第８図に示すような構成の
一致検出回路２００で検出すればよい。 以上、この発明の６つの実施例を示したが、この発明は
、これらの実施例の回路に限定されることはなく、種々
の回路変更が可能である。たとえば、出力ゲート１１と
してバイポーラトランジスタを使用してもよく、またデ
ータ比較部８１〜８６にバイポーラトランジスタを使用
してもよい。 また、データ比較部８１〜８６には、ビット線２ａおよ
び反転ビット線２ｂを介して検索データを与えるように
したが、これらビット線２ａおよび反転ビット線２ｂと
は別の検索データ専用線を設け、その検索データ専用線
を介してデータ比較部８１〜８４に検索データを与える
ようにしてもよい。さらに、各データ記憶部７１〜７６
は、ビットｔｊＡ２ａおよび反転ビット線２ｂから与え
られるデータを両方とも記憶するようにしているが、い
ずれか一方のデータのみを記憶し、その記憶データおよ
び反転データをデータ比較部８１〜８６に与えるように
してもよい。 〔発明の効果］ 以上のように、この発明によれば、ビット照合動作時に
データ記憶手段の記憶データと与えられた検索データと
をデータ比較手段で比較し、その比較結果を一旦容量素
子に電荷の形で蓄えてから一致線に出力するように構成
したので、すべての内容アドレスメモリセルの容量素子
の容量値を一定にすると、１本の一致線に接続される複
数の内容アドレスメモリセルのうちで不一致となった内
容アドレスメモリセルの数に応じて一致線の電位レベル
が変化するため、検索データと記憶データ間のハミング
距離に応じた一致線の電位を検出することによって、検
索データと任意のハミング距離にある記憶データの検索
が可能となる。 また、この発明によれば、ビット照合動作時においては
容量素子と一致線との間でのみ一定量の電荷が移行して
一致線にビット照合結果が出力されるので、ビット照合
動作時の消費電力を低減することができる。
５ｏｌｉｄ−ｓｔａｔｅ Ｃ１ｒｃｕｉｔｓ、ｖｏ
ｌ、５Ｃ−７，ｐｐ３６６ （対応Ｕ。 Ｓ、Ｐ、３７０１９８０）に開示されている従来のＣＡ
Ｍセルを示す回路図である。図において、このＣＡＭセ
ル６は、ワード線１．ビット線２ａ。 反転ビット！２ ｂ、一致線３に接続されている。 ＣＡＭセル６は、データ記憶部７．データ比較部８およ
びｎチャネルＭＯＳトランジスタ１０からなる。データ
記憶部７およびデータ比較部８は、２個のｎチャネルＭ
ＯＳトランジスタ１３ａ、１３ｂ、１４ａ、１４ｂから
なる。このうち、ｎチャネルＭＯＳ）ランジスタ１３ａ
はビット１１２ａとｎチャネルＭＯＳトランジスタ１４
ａのゲートとの間に接続され、ｎチャネルＭＯＳ）ラン
ジスタ１３ｂは反転ビットＩｌｉ［２ｂとｎチャネルＭ
ＯＳトランジスタ１４ｂのゲートとの間に接続されてい
る。また、これらｎチャネルＭＯＳトランジスタ１３ａ
、１３ｂの各ゲートは共にワード線１に接続されている
。ｎチャネルＭＯＳトランジスタ１４ａはビット線２ａ
と制御端子１６との間に接続され、ｎチャネルＭＯＳ）
ランジスタ１４ｂは反転ビット線２ｂと制御端子１６と
の間に接続されている。また、ｎチャネルＭＯＳトラン
ジスタ１０は一致線３と制御端子１６との間に接続され
、そのｎチャネルＭＯＳトランジスタ１０のゲートも一
致線３に接続されている。すなわち、ｎチャネルＭＯＳ
トランジスタ１０はダイオードとして用いられている。 また、一致線３は寄生容量（容量値Ｃ門）を有している
。 次に、第９図に示す従来のＣＡＭセルの動作を、書込、
ビット照合、読出の各場合に分けて説明する。 書込動作 書込動作は、書込むべきデータをビット線２ａに、また
その反転データを反転ビット線２ｂにそれぞれ与え、ワ
ード線１をｒＨＪにし、続いて再びワード線１をｒＬＪ
にすることによって行なわれる。 たとえば、書込むべきデータとしてビット線２ａにｒＨ
Ｊが、反転ビット線２ｂにｒＬＪが与えられる場合、ワ
ード線１よりｒＨＪのゲート入力を受けてオン状態とな
るｎチャネルＭＯＳ）ランジスタ１３ａを通じビット線
２ａのデータｒＨＪがｎチャネルＭＯＳ）ランジスタ１
４ａのゲート容量に蓄えられる。また同じくワード線１
よりｒＨＪのゲート入力を受けてオン状態となるｎチャ
ネルＭＯＳトランジスタ１３ｂを通じ反転ピッ）１！２
ｂのデータｒＬＪがｎチャネルＭＯＳ）ランジスタ１
４ｂのゲート容量に蓄えられる。 ビット照合動作 ビット照合動作は、ビット線２ａ、反転ビット線２ｂの
両方にｒＨＪを与え、一致線３をｒＨＪにプリチャージ
した後、検索データをビット線２ａに、またその反転デ
ータを反転ビット線２ｂにそれぞれ与えることによって
行なわれる。そして、記憶データと検索データが不一致
の場合には、一致線３がディスチャージされる一方、記
憶データと検索データが一致する場合には、一致線３は
ディスチャージされない。 たとえば、記憶データがｒＨＪであり、ｎチャネルＭＯ
Ｓ）ランジスタ１４ａのゲート容量にｒＨＪが、ｎチャ
ネルＭＯＳトランジスタ１４ｂのゲート容量にｒＬＪが
それぞれ蓄えられていて、ｎチャネルＭＯＳトランジス
タ１４ａがオン、ｎチャネルＭＯＳトランジスタ１４ｂ
がオフの状態にあるものとする。このとき、検索データ
としてｒＨＪが与えられ、ビット線２ａが「Ｈ」、反転
ビットｌ！２ｂが「Ｌ」となると、制御端子１６はｒＨ
Ｊとなり、一致線３はディスチャージされない。 一方、記憶データが同様にｒＨＪのとき、検索データと
してｒＬＪが与えられ、ビット線２ａが「Ｌ」、反転ビ
ット線２ｂが「Ｈコとなると、ｎチャネルＭＯＳ）ラン
ジスタ１４ａはオン、ｎチャネルＭＯＳトランジスタ１
４ｂはオフの状態にあるから、制御端子１６はこのとき
ｒＬＪとなり、一致線３はｎチャネルＭＯＳトランジス
タ１０゜１４ａおよびビット線２ａの放電経路によって
ディスチャージされる。 同様にして、記憶データがｒＬＪのときは、検索データ
がｒＨＪならば制御端子１６がｒＬＪとなり、一致線３
はｎチャネルＭＯＳトランジスタ１０．１４ｂおよび反
転ビット線２ｂの放電経路によってディスチャージされ
、検索データがｒＬＪならば制御端子１６がｒＨＪとな
り一致線３はデイスチャージされない。 また、ビット線２ａおよび反転ビット線２ｂに共にｒＨ
Ｊを与えた場合、記憶データの値に関係なく制御端子１
６はｒＨＪとなる。この状態はビット照合を行なわない
状態、つまりマスクをした状態であることを意味する。 上記したように、ビット照合動作においては、記憶デー
タと検索データが不一致のとき一致線３がディスチャー
ジされる一方、一致またはマスクのとき一致線３はディ
スチャージされない。 読出動作 読出動作は、ビット線２ａと反転ビット線２ｂをｒＬＪ
にディスチャージした後、一致線３をｒＨＪにすること
により行なわれる。 たとえば、記憶データがｒＨＪの場合、ｎチャネルＭＯ
Ｓトランジスタ１４ａがオン状態にあるので、一致線３
をｒＨＪにすることによりｎチャネルＭＯＳトランジス
タ１０．１４ａを通じてビットｖＡ２ａの電位が上昇し
、これにより記憶データｒＨＪが読出される。 逆に、記憶データがｒＬＪの場合、ｎチャネルＭＯＳ）
ランジスタ１４ｂがオン状態にあるので、一致線３をｒ
ＨＪにすることによりｎチャネルＭＯＳ）ランジスタ１
０．１４ｂを通じて反転ビット線２ｂの電位が上昇し、
これにより記憶データｒＬＪが読出される。 第１０図は、従来のＣＡＭセルの他の例を示す回路図で
ある。図において、このＣＡＭセル６′は、ワード線１
．ビット線２ａ、反転ビット線２ｂ、一致線３に接続さ
れている。そして、ＣＡＭセル６′は、データ記憶部７
′、データ比較部８′からなる。データ記憶部７′は２
個のｎチャネルＭＯＳトランジスタ１３ａ、１３ｂと、
互いにクロスカップルされたインバータ１８ａ、１８ｂ
とからなり、データ比較部は４個のｎ（−ヤネルＭＯＳ
トランジスタ１２ａ、１２ｂ、１４ａ、および１４ｂか
らなる。このうち、ｎチャネルＭＯＳトランジスタ１３
ａのソースはビット線２ａに接続され、ドレインはイン
バータ１８ｂの入力端子およびインバータ１８ａの出力
端子およびｎチャネルＭＯＳトランジスタ１４ｂのゲー
トに接続されている。また、ｎチャネルＭＯＳトランジ
スタ１３ｂのソースは反転ビット線２ｂに接続され、ド
レインはインバータ１８ｂの出力端子およびインバータ
１８ａの入力端子およびｎチャネルＭＯＳトランジスタ
１４ａのゲートに接続されている。 そして、これらｎチャネルＭＯＳトランジスタ１３ａ、
１３ｂの各ゲートは、共にワード線１に接続されている
。ｎチャネルＭＯＳ）ランジスタ１２ａのゲートはビッ
ト線２ａに、ｎチャネルＭＯＳトランジスタ１２ｂのゲ
ートは反転ビット線２ｂに各々接続されている。ｎチャ
ネルＭＯＳトランジスタ１４ａと１２ａとが一致線３と
グランド線１９との間に直列に接続され、ｎチャネルＭ
ＯＳトランジスタ１４ｂと１２ｂも同様に一致線３とグ
ランド線１９との間に直列に接続されている。 次に、第１０図に示す従来のＣＡＭセルの動作を、書込
、ビット照合、読出の各場合に分けて簡単に説明する。 書込動作 書込動作は、書込むべきデータをビット線２ａに、また
その反転データを反転ビット線２ｂにそれぞれ与え、ワ
ード線１をｒＨＪにすることによって、クロスカップル
したインバータ１８ａ、１８ｂにデータをラッチし、続
いてワード線１をｒＬＪにすることによって行なわれる
。 ビット照合動作 ビット照合動作は、ビット線２ａ、反転ビット線２ｂの
両方にｒＬＪを与え、一致線３をｒＨＪにプリチャージ
した後、検索データをビット線２ａに、またその反転デ
ータを反転ビット線２ｂにそれぞれ与えることによって
行なわれる。 ビット照合動作 ビット照合動作は、ビット１ｉ１２ ａ 、反転ビット
線２ｂの両方にｒＬＪを与え、一致線３をｒＨＪにプリ
チャージした後、検索データをビット線２ａに、またそ
の反転データを反転ビット１！２ｂにそれぞれ与えるこ
とによって行なわれる。 そして、記憶データと検索データとが一致した場合、ｎ
チャネルＭＯＳ）ランジスタ１４ａと１２ａのいずれか
一方、およびｎチャネルＭＯＳトランジスタ１４ａと１
２ｂとのいずれか一方は必ずオフの状態となるので、一
致線３はディスチャージされない。 一方、記憶データと検索データとが不一致の場合、ｎチ
ャネルＭＯＳ）ランジスタ１４ａおよび１２ａの両方、
またはｎチャネルＭＯＳトランジスタ１４ｂおよび１２
ｂの両方が必ずオンの状態となるので、一致＃ｓ３はｎ
チャネルＭＯＳトランジスタ１２ａおよび１４ａ１また
はｎチャネルＭＯＳトランジスタ１２ｂおよび１４ｂを
介してグランド線１９の放電経路でディスチャージされ
る。 また、ビット線２ａおよび反転ビットＭ２ｂに、共にｒ
ＬＪを与えた場合、記憶データの値に関係なく一致線３
はディスチャージされない。この状態はビット照合を行
なわない状態、つまりマスクをした状態であることを意
味する。 上記のごとく、ビット照合動作においては、記憶データ
と検索データとが不一致のとき一致線３がディスチャー
ジされ、一致またはマスクのとき一致線３はディスチャ
ージされない。 読出動作 読出動作は、ビット線２ａと反転ビット線２ｂをイコラ
イズした後、ワード線１をｒＨＪにすることにより行な
われる。すなわち、ワード線１をｒＨＪにすることによ
って、ｎチャネルＭＯＳ）ランジスタ１３ａおよび１３
ｂがオン状態となり、クロスカップルしたインバータ１
８ａ、１８ｂにラッチされていたデータがビット１２ａ
と反転ビット１ｊ１２ｂに読出される。 第９図に示したＣＡＭセル６は、第１１図に示すように
格子状に配置されることにより、ＣＡＭアレイを構成し
ている。通常、このようなＣＡＭアレイでは、複数のビ
ット線２ａ、反転ビット線２ｂの対に検索データを与え
ることによって、ＣＡＭアレイ全体にわたるビット照合
動作を１度に行なう。このとき、任意の１本の一致線３
に接続される複数のＣＡＭセル６のうち、少なくとも１
個のＣＡＭセル６が不一致となった場合、その一致線３
はディスチャージされる。したがって、任意の１本の一
致ａ３に接続される複数のＣＡＭセル６のすべてが一致
した場合のみ、その一致線３はプリチャージレベルを保
ち、その一致線３が一致検出回路２０によって検出され
る。なお、上記のようなＣＡＭアレイの構成は、第１０
図に示すＣＡＭセル６′についても同様である。 ［発明が解決しようとする課題］ 従来のＣＡＭセルは、以上のように構成されているので
、ビット照合動作時に、１本の一致線３に接続される複
数のＣＡＭセル６のうち、少なくとも１個のＣＡＭセル
６が不一致であると、一致線３はｒＨＪからｒＬＪにデ
ィスチャージされる。 したがって、１回のビット照合動作で上記複数のＣＡＭ
セル６において、検索データと記憶データが完全に一致
した場合だけ、すなわちハミング距離（検索データと記
憶データとの間の不一致の数）が“０＃の場合だけの検
索しかできない。また、ビット照合動作時にディスチャ
ージされる一致線３の数が多いと、ビット照合動作の消
費電力が非常に大きくなる。 この発明は、上記のような問題点を解消するためになさ
れたもので、１回のビット照合動作で、検索データと任
意のハミング距離にある記憶データの検索が可能である
とともに、ビット照合動作時の消費電力を低減すること
が可能な内容アドレスメモリセルを提供することを目的
とする。 ［課題を解決するための手段］ この発明にかかる内容アドレスメモリセルは、データを
記憶するとともに、当該記憶されたデータと検索データ
との一致、不一致を検出して一致線に出力するものあっ
て、データ記憶手段と、データ比較手段と、容量素子と
、遮断手段と、電荷移行手段とによって構成されている
。データ記憶手段は、与えられたデータを記憶する。デ
ータ比較手段は、データ記憶手段に記憶されたデータと
与えられた検索データとを比較し、それらのデータが一
致しているか、不一致であるかの比較結果を出力する。 容量素子は、データ比較手段の比較結果を記憶する。遮
断手段は、データ比較手段の比較結果を記憶している前
記容量素子の充放電経路の一部を遮断する。電荷移行手
段は、容量素子が前記データ比較手段の比較結果として
、データの不一致を記憶しているとき、この容量素子と
一致線との間で充放電経路を形成し、一定量の電荷をい
ずれか一方から他方へ移行させる。 ［作用］ この発明においては、ビット照合動作時に、データ記憶
手段に記憶されたデータと与えられた検索データとをデ
ータ比較手段で比較し、その比較結果を一旦容量素子に
電荷の形で蓄えてから、一致線に出力するようにしてい
る。したがって、容量素子の容量値を一定にすることに
より、比較結果を一致線に出力したとき、１本の一致線
に接続される複数の内容アドレスメモリセルのうちで不
一致となった内容アドレスメモリセルの数に応じて一致
線の電位レベルが決まる。その結果、一致線の電位レベ
ルを検出することにより、不一致となった内容アドレス
メモリセルの数を検出することが可能となる。 〔実施例〕 この発明の実施例の具体的な回路構成を説明する前に、
まず第１図を参照して、この発明の実施例の概念的な構
成を説明する。ＣＡＭセル６０・は、データ記憶部７０
と、データ比較部８０と、遮断手段１５と、容量素子９
と、電荷移行手段１１とによって構成されている。デー
タ記憶部７０は、ワード線１によって選択されたとき、
与えられたデータを記憶する。データ比較部８０は、デ
ータ記憶部７０に記憶されたデータと、与えられた検索
データとを比較し、その一致、不一致を比較結果として
出力する。この比較結果は、遮断手段１５を介して容量
素子９に与えられ電荷の形で記憶される。遮断手段１５
は、容量素子９に比較結果が記憶された後に、当該容量
素子９の充放電経路の一部を遮断し、それによって容量
素子９に蓄えられた情報電荷が、一致線３以外に逃げな
いようにする。電荷移行手段１１は、容量素子９に不一
致の情報が蓄えられている場合、この容量素子９と一致
線３との間に充放電経路を形成する。そして、電荷移行
手段１１は、容量素子９と一致線３との間で、いずれか
一方からいずれか他方に向けて一定量の電荷を移行せし
める。これによって、一致線３の電位は、不一致情報を
蓄えている容量素子９により、一定電位だけ変化する。 以下、この発明のさらに具体的な実施例を図について説
明する。 （１） 第１の実施例 第２図は、この発明の第１の実施例の構成を示す回路図
である。図において、このＣＡＭセル６１は、ワード線
１．ビット線２ａ１反転ビット線２ｂ、一致線３および
出力ゲート制御線４に接続されている。そして、このＣ
ＡＭセル６１は、データ記憶部７１．データ比較部８１
．ダイオード１５、容ｊｌ素子９および出力ゲート１１
から構成されている。上記データ記憶部７１は、２個の
ｎチャネルＭＯＳトランジスタ１３ａ、１３ｂおよび記
憶容量素子１８ａ、１８ｂからなる。上記データ比較部
８１は、２個のｎチャネルＭＯＳ）ランジスタ１４ａ、
１４ｂからなる。このうち、ｎチャネルＭＯＳトランジ
スタ１３ａは、ゲートがワード線１に、ソースがビット
線２ａに、ドレインがｎチャネルＭＯＳ）ランジスタ１
４ａのゲートと記憶容量素子１８ａに接続されている。 また、ｎチャネルＭＯＳトランジスタ１３ｂは、ゲート
がワード線１に、ソースが反転ビット線２ｂに、ドレイ
ンがｎチャネルＭＯＳトランジスタ１４ｂのゲートと記
憶容量素子１８ｂに接続されている。 また、ｎチャネルＭＯＳトランジスタ１４ａは、ソース
がビット線２ａに、ドレインが第１の制御端子１６に接
続されている。ｎチャネルＭＯＳ）ランジスタ１４ｂは
、ソースが反転ビットｔ１２ｂに、ドレインが第１の制
御端子１６に接続されている。ダイオード１５は、その
アノードが第２の制御端子１７に接続され、そのカソー
ドが第１の制御端子１６に接続されている。出力ゲート
１１は、ｎチャネルＭＯＳ）ランジスタによって構成さ
れ、一致線３と第２の制御端子１７との間に接続されて
いる。そして、このｎチャネルＭＯＳトランジスタ１１
のゲートは出力ゲート制御線４に接続されている。また
、容量索子９（容量値Ｃｓ）が第２の制御端子１７に接
続されている。なお、一致線３は寄生容量（容量値Ｃｍ
）を有している。 次に、第２図に示すＣＡＭセル６１の動作を、ビット照
合動作についてのみ説明する。なお、書込、読出動作に
ついては、第９図に示した従来のＣＡＭセル６の動作と
ほぼ同様である。すなわち、この第２図の実施例では、
記憶データが記憶容ユ素子１８ａ、１８ｂに蓄えられる
という点を除くと、書込、読出動作は、第９図に示した
従来のＣＡＭセル６の動作と同じである。 ビット照合動作 ビット照合動′作は、まずビット線２ａ、反転ビット線
２ｂ、出力ゲート制御線４および一致線３をすべてｒＨ
Ｊ （Ｖｃｃ）とすることによって、第１の制御端子
１６および第２の制御端子１７をｒＨＪにプリチャージ
する。したがって、この時点で容量索子９には「Ｈ」
（正確にはＶｃｃ−ＶＴ１１＋ただし、ＶＶＨは出力ゲ
ート１１のしきい値電圧）が蓄積されている。次に、出
力ゲート制御線４をｒＬＪ （Ｖｓｓ）とし、出力ゲ
ート１１をオフ状態とする。 続いて、検索データをビット線２ａに、その反転データ
を反転ビット線２ｂに与える。このとき、もし、データ
記憶部７１の記憶データと検索データとの比較結果が一
致していれば、第１の制御端子１６および第２の制御端
子１７はｒＨＪを保・っ。 一方、記憶データと検索データの比較結果が不一致であ
れば、第１の制御端子１６および第２の制御端子１７は
ｒＬＪとなる。なお、このときの動作の詳細は、第９図
の従来のＣＡＭセル６の動作を参照することによって一
層明らかとなろう。 続いて、ビット線２ａおよび反転ビット線２ｂを共に、
再びｒＨＪにすることによって、第１の制御端子１６を
「■」にチャージする。このとき、ダイオード１５の作
用によって、第２の制御端子１７は、上記比較結果（一
致していればｒＨＪ、不一致であれば「Ｌ」）を保つ。 続いて、一致！Ｉ３を「ＨＪ （Ｖｃｃ）にプリチャ
ージし、出力ゲート制御線４に適切な電位（ＶｃＬ）を
与える。ただし、Ｖ ｓ ｓ ＋ Ｖ７ Ｈ＜ Ｖ Ｃ
Ｌ５ＶＣＣとする（ここで、ＶＴＩＩはｎチャネルＭＯ
８）−ランジスタ１１のしきいｆｔｉ電圧、Ｖａｓはグ
ランド電位を表わす）。このとき、もし、第２の制御端
子１７が「Ｈ」 （すなわち、上記比較結果が一致の場
合）であれば、出力ゲー）１１はオフ状態を保つ。しか
し、第２の制御端子１７が「Ｌ」 （すなわち、上記比
較結果が不一致の場合）であれば、出力ゲート１１はオ
ン状態となり、第２の制御端子１７はｒＬＪ （Ｖｓ
ｓ）からＶＣＬ−Ｖ、Ｈに充電される。 ここで、容量素子９の容量値をＣｓ、一致線３の寄生容
量の容量値をＣｎ５一致線３の電位をＶＨとすると、１
本の一致線３に接続される複数のＣＡＭセル６１のうち
、ｎ個が不一致であった場合、一致線３の電位は、 ｖｏ讃Ｖｃｃ から Ｖｌ、Ｉ−Ｖｃｃ−ｎｘ−！″−（Ｖｃ ｔ −ＶＴ
１１ ）Ｍ に変化する。 したがって、不一致を検出したＣＡＭセル６１の敗ｎに
応じて一致線３の電位レベルが変化するので、検索デー
タとのハミング距離がｎである記憶データだけを検索し
たい場合は、当該一致線３に接続する一致検出回路で、 ＶｒＩ−ｗＶｃ ｃ−ｎ Ｘ」Ｌ（ｙｃＬ −Ｖ７ Ｈ
）Ｃ− の電位レベルを持った一致線３だけ検出することによっ
て実現できる。 上記のような機能を果たす一致検出回路の一例を第８図
に示す。図において、この−数構出回路２００には、一
致線３、制御線３１．３２、センスアンプ活性線３３、
リファレンス電位供給線３５．３６、出力線３４が接続
されている。そして、−数構出回路２００は、センスア
ンプ３７．３８と、ｎチャネルＭＯ８）ランジスタ４０
〜４３と、論理ゲート４４とによって構成されている。 次に、第８図に示す一致検出回路２００の動作を、ハミ
ング距離がｎである記憶データを検索する場合について
示す。まず、センスアンプ活性線３３を不活性（たとえ
ばｒＬＪレベル）とし、制御線３１．３２に電圧Ｖｃｃ
十ΔＶを与える（ここで、Δ■はｎチャネルＭＯＳトラ
ンジスタ４０〜４３の各しきい値電圧より大きい値とす
る）。 すると、ｎチャネルＭＯＳ）ランジスタ４０〜４３はす
べてオン状態となる。続いて、リファレンス電位供給線
３５および３６に、それぞれ、下式のＶＲ（３５）およ
びＶＲ（３６）を与え、それと同時にＣＡＭアレイでビ
ット照合動作をわ行なうことによって、一致ｎ３の電位
が下式のｖｒＩＬ（３）の値となる。 ＶＲ（３５） ｖ、 （３６） ＶｌＩＬ（３） したがって、−数構出回路２００におけるノード４７の
電位！ｔＶ＊ （３５） に、／−Ｆ４８のｍ位はｖ
、（３６）に、そして、ノード４５および４６の電位は
共にＶ（ハ）Ｌ （３）になる。ここで、制御線３１．
３２を共に「Ｌ」とし、ｎチャネルＭＯＳ）ランジスタ
４０〜４３をすべてオフ状態にする。続いて、センスア
ンプ活性線３３を活性（「Ｈ」レベル）とし、センスア
ンプ３７． ３８を活性化する。応じて、センスアンプ
３７．３８はセンス動作を開始し、センスアンプ３７は
ノード４５とノード４７との電位差を増幅し、センスア
ンプ３８はノード４６とノード４８との電位差を増幅す
る。ここで、 Ｖ、Ｌ （３）Ｃノード４５の電位］＜Ｖｌ（３５）
〔ノード４７の電位］ ＶｎＬ （３） ［ノード４６の電位］＞Ｖ、（３６
） ［ノード４８の電位］ であるので、 センスアンプ３７によって、ノード４５はｒＬＪに、ノ
ード４７はｒＨＪに、 センスアンプ３８によって、ノード４６はｒＨＪに、ノ
ード４８はｒＬＪになる。 ところが、他の一致線３において、検索データと記憶デ
ータとのハミング距離がＱ、 （ｆＬ＜ｎ）であった場
合、当該−数構出回路２００ではくセンスアンプ３７に
よって、ノード４５はｒＨＪに、ノード４７はｒＬＪに
、 センスアンプ３８によって、ノード４６はｒＨＪに、ノ
ード４８はｒＬＪになり、 また、他の一致線３において、検索データと記憶データ
とのハミング距離がｍ（ｍ＞ｎ）であった場合、当該−
数構出回路２００では、 センスアンプ３７によって、ノード４５はｒＬＪに、ノ
ード４７はｒＨＪＥ、 センスアンプ３８によって、ノード４６はｒＬＪに、ノ
ード４７はｒＨＪになる。 論理ゲート４４は、ノード４７がｒＨＪで、ノード４８
がｒＬＪであるときだけ、出力線３４にｒＨＪを出力す
るものである。したがって、ハミング距離がｎである一
致ａ３に接続された一致検出回路２００の論理ゲート４
４だけが、出力線３４にｒＨＪを出力することがわかる
。 なお、上記の一致検出回路２００を用いることによって
、検索データと任意のハミング距離の範囲にある記憶デ
ータの検索（たとえば、検索データとのハミング距離が
２以上、５以下の記憶データの検索）なども可能である
。 ところで、ビット照合動作の結果、一般にＣＡＭアレイ
中の多くの一致線３が不一致となる。第９図または第１
０図に示す従来のＣＡＭセルでは、一致線３が不一致を
示す場合、一致線３の容量Ｃｎの電荷はビット線２ａあ
るいは反幅ビット線２ｂによってディスチャージされる
ため、一致線３のプリチャージも含めたビット照合動作
全体の消費電力が大変大きくなる。これに対し、第２図
に示す実施例によるＣＡＭセル６１では、一致線３の容
量Ｃｒｌの電荷は、不一致を示したＣＡＭセル６１の容
量素子９によってディスチャージされるために、一致線
３は多くの場合、完全にｒＬＪレベルにまではディスチ
ャージされない。したがって、一致線３のプリチャージ
も含めたビット照合動作全体の消費電力は、従来例より
も小さくなる。 以上のごとく、第２図に示す実施例のＣＡＭセル６１を
用いてＣＡＭアレイを構成すれば、検索データと任意の
ハミング距離にある記憶データの検索が可能であるとと
もに、ビット照合動作時の消費電力を低減できる。 （２） 第２の実施例 第３図は、この発明の第２の実施例の構成を示す回路図
である。図において、この第２の実施例におけるＣＡＭ
セル６２は、前述の第９図に示す従来のＣＡＭセル６に
含まれるデータ記憶部７およびデータ比較部８と同様の
構成のデータ記憶部７２およびデータ比較部８２を含む
。その他の構成は、第２図に示す第１の実施例と同様で
ある。 但し、第２図の実施例で用いられたダイオード１５に代
えてｎチャネルＭＯＳ）ランジスタ１０が設けられてい
る。このｎチャネルＭＯＳ）ランジスタ１０は、そのド
レインが第１の制御端子１６に、そのソースおよびゲー
トが第２の制御端子１７に接続されている。すなわち、
ｎチャネルＭＯＳトランジスタ１０は、ダイオードとし
て機能している。上記第２の実施例におけるＣＡＭセル
６２の動作は、記憶データがトランジスタ１４ａ。 １４ｂのゲート容量に蓄えられる点を除いて、第２図に
示す第１の実施例のＣＡＭセル６１と同様である。 （３） 第３の実施例 第４図は、この発明の第３の実施例の構成を示す回路図
である。この第３の実施例におけるＣＡＭセル６３の構
成は、第３図に示す第２の実施例のＣＡＭセル６２の構
成とほぼ同様である。ただし、データ記憶部７３におい
て、ｎチャネルＭＯＳトランジスタ１３ａはビット線２
ａとｎチャネルＭＯＳ）ランジスタ１４ｂのゲートとの
間に接続され、ｎチャネルＭＯＳ）ランジスタ１３ｂは
反転ビット線２ｂとｎチャネルＭＯＳ）ランジスタ１４
ｇのゲートとの間に接続されている。 上記第３の実施例におけるＣＡＭセル６３の動作は、第
３図に示す第２の実施例の動作とほぼ同様であるが、書
込、読出時と、ビット照合時との間で、ビット線２ａ、
反転ビット線２ｂの対に与えるべきデータの論理が反転
しているという点において、第３図に示す実施例と異な
る。すなわち、ビット１ｌ１２ａに「Ｈ」５反転ビット
線２ｂに「Ｌ」を与えて、ワード線１をｒＨＪにしてＣ
ＡＭセル６３のデータ記憶部７３にデータを記憶した場
合の記憶データの論理を１１＃であるとすると、このと
き、ｎチャネルＭＯＳトランジスタ１４ａのゲート容量
にはｒＬＪが、ｎチャネルＭＯＳトランジスタ１４ｂの
ゲート容量にはｒＨＪがチャージされている。このＣＡ
Ｍセル６３に対してビット照合動作を行なうと、検索デ
ータとしてビット線２ａに「Ｌ」２反転ビット１１２ｂ
にｒＨＪを与えた場合、当該ＣＡＭセル６３は一致する
。したがって、書込動作時はビット線２ａが「Ｈ」１反
転ビット線２ｂが「Ｌ」の場合の書込データの論理が“
１“であるが、ビット照合動作時はビット線２ａが「Ｌ
」１反転ビット線２ｂがｒＨＪの場合の検索データの論
理が１“であるので、ビット線対に与えるべきデータの
論理が反転していることになる。なお、この第３の実施
例における効果は、第２図または第３図に示す実施例に
おけるＣＡＭセルと同等である。 （４） 第４の実施例 第５図は、この発明の第４の実施例の構成を示す回路図
である。図において、この第４の実施例におけるＣＡＭ
セル６４の構成は、第２図に示す第１の実施例のＣＡＭ
セル６１の構成とほぼ同様である。ただし、第２図の実
施例で用いられたダイオード１５に代えてスイッチ素子
１２が設けられている。このスイッチ素子１２は、ｎチ
ャネルＭＯＳトランジスタで構成され、そのドレインは
第１の制御端子１６に接続され、そのソースは第２の制
御端子１７に接続されている。また、スイッチ索子１２
のゲートには、スイッチ素子制御線５が接続されている
。 次に、上記第４の実施例におけるＣＡＭセル６４の動作
を、ビット照合動作についてのみ説明する。なお、書込
動作、読出動作は、第２図に示す第１の実施例のＣＡＭ
セル６１と同様である。 ビット照合動作 ビット照合動作は、まず出力ゲート制御線４をｒＬＪと
し、スイッチ素子制御線５をｒＨＪとすることによって
、出力ゲート１１をオフ状態とし、スイッチ素子１２を
オン状態とする。そして、ビット線２ａ、反転ビット線
２ｂに検索データを人力する。このとき、もし記憶デー
タと検索データとが一致していれば、第１の制御端子１
６および第２の制御端子１７はｒＨＪにチャージされ、
記憶データと検索データとが不一致であれば、第１の制
御端子１６および簗２の制御端子１７は「Ｌ」にディス
チャージされる。−例として、記憶容量素子１８ａにｒ
ＨＪが蓄積され、記憶容量索子１８ｂにｒＬＪが蓄積さ
れているとするを、ｎチャネルＭＯ５）ランジスタ１４
ａ′はオン状態、ｎチャネルＭＯＳトランジスタ１４ｂ
はオフ状態にある。この状態で、ビット線２ａに「Ｈ」
、反転ビット線２ｂにｒＬＪを与えた場合、第１の制御
端子１６．第２の制御端子１７は、ｎチャネルＭＯＳト
ランジスタ１０，１４ａを介してビット線２ａによって
ｒＨＪにチャージされる（一致）。逆に、ビット線２ａ
ｌ、ｒＬＪ、反転ビット線１２ｂにｒＨＪを与えた場合
、第１の制御端子１６．第２の制御端子１７は、ｎチャ
ネルＭＯＳトランジスタ１０，１４ａを介してビット線
２ａによってｒＬＪにディスチャージされる（不一致）
。また、ビット線２ａおよび反転ビット線２ｂに、共に
ｒＨＪを与えた場合、第１の制御端子１６．第２の制御
端子１７は、ｎチャネルＭＯ’Ｓトランジスタ１０，１
４ａを介してビット線２ａによってｒＨＪにプリチャー
ジされる（一致）。 次に、スイッチ索Ｔ制御ｖＡ５をｒＬＪにしてスイッチ
素子１０をオフ状態とする。このとき、第１の制御端子
１６と第２の制御端子１７は電気的に切離されるので、
第２図に示す第１の実施例のように、ビット線２ａおよ
び反転ビット線２ｂをノ（にｒＨＪにチャージすること
によって第１の制御端子１６をｒＨＪにチャージする必
要はない。 続いて、−教練３をＩ［Ｊ （Ｖｃｃ）にプリチャー
ジし、出力ゲート制御線４に適切な電位ｖｃ、を与える
。ただし、ＶＳＳ＋ＶＴｌｌ＜ＶＣＬ≦Ｖｃｃとする（
ここで、ｖＴＨはｎチャネルＭＯＳトランジスタ１１の
しきい値電圧、ｖｓｓはグランド電位を表わす）。この
とき、もし第２の制御端子１７がｒＨＪであれば（すな
わち、上記比較結果が一致の場合）、出力ゲート１１は
オフ状態を保つ。しかし、第２の制御端子１７がｒＬＪ
であれば（すなわち、上記比較結果が不一致の場合）、
出力ゲート１１はオン状態となり、第２の制御端子１７
はｒＬＪ （Ｖｓｓ）からｖｃＬ−ｖＴＨに充電され
る。 ここで、容量索子９の容量値をＣｓ、−教練３の寄生容
量の容量値を０Ｍ％−教練３の電位をＶ。とすると、１
本の一致線３に接続される複数のＣＡＭセル６４のうち
、ｎ個が不一致であった場合、−教練３の電位は、 Ｖｒｌ−Ｖｃｃ から に変化する。 したがって、不一致を示したＣＡＭセル６４の数ｎに応
じて一致線の電位レベルが変化するので、検索データと
のハミング距離がｎである記憶データだけを検索したい
場合は、当該−教練３に接続する一致検出回路において
、 の電位レベルを持った一致線３だけを検出することによ
って実現できる。このような機能を果たす一致検出回路
としては、たとえば、第８図に示した一致検出回路２０
０を用いることができる。 以上のごとく、第５図に示すＣＡＭセル６４を用いてＣ
ＡＭアレイを構成することにより、検索データと任意の
ハミング距離にある記憶データの検索が可能であるとと
もに、ビット照合動作時の消費電力を低減できる。 また、第５図に示すＣＡＭセル６４においては、ビット
ｌｌ２ａと反転ビット線２ｂとの対と、第２の制御端子
１７との間は、スイッチ素子１２によって完全に電気的
に分離可能であるので、連続してビット照合動作を行な
う場合、第１回目のビット照合動作と、第２回目のビッ
ト照合動作との間に、ビット線２ａと反転ビット１！２
ｂとを、共にｒＨＪレベルにプリチャージする必要はな
い。したがって、第２図〜第４図に示す実施例よりも−
層消費電力を低減できる。 （５） 第５の実施例 第６図は、この発明の第５の実施例の構成を示す回路図
である。図において、この第５の実施例におけるＣＡＭ
セル６５は、ワードＩ１１． ビット線２ａ、反転ビ
ット線３ａ、一致１１３．出力ゲート制御線４に接続さ
れている。そして、このＣＡＭセル６５は、データ記憶
部７５．データ比較部８５、容量索子９および出力ゲー
ト１１から構成されている。データ記憶部７５は、互い
にクロスカップルした２個のインバータ１８ａ、１８ｂ
と、２個のｎチャネルＭＯＳトランジスタ１３ａ、１３
ｂとから構成されている。データ比較部８５は、２個の
ｎチャネルＭＯＳ）ランジスタ１２ａ、１２ｂから構成
されている。このうち、ｎチャネルＭＯＳトランジスタ
１３ａは、そのゲートがワード線１に接続され、そのソ
ースがビット線２ａに接続され、そのドレインが記憶ノ
ード１６ａに接続されている。ｎチャネルＭＯ８ｈラン
ジスタ１３ｂは、そのゲートがワード線１に接続され、
そのソースが反転ビット線２ｂに接続され、そのドレイ
ンが記憶ノード１６ｂに接続されている。また、インバ
ータ１８ａの出力とインバータ１８ｂの入力は記憶ノー
ド１６ａに接続され、インバータ１８ａの人力とインバ
ータ１８ｂの出力は記憶ノード１６ｂに接続されている
。また、ｎチャネルＭＯＳ）ランジスタ１２ａは記憶ノ
ード１６ａと制御端子１７との間に接続され、そのゲー
トはビット線２ａに接続されている。ｎチャネルＭＯＳ
トランジスタ１２ｂは記憶ノード１６ｂと制御端子１７
との間に接続され、そのゲートは反転ビットｎ２ｂに接
続されている。また、出力ゲート１１はｎチャネルＭＯ
Ｓトランジスタによって構成され、そのトランジスタは
一致線３と制御端子１７との間に接続され、そのゲート
は出力ゲート制御線４に接続されている。また、容量索
子９（容量値Ｃｓ）が制御端子１７に接続されている。 なお、一致ｖａ３は、寄生容ｆｆ１（容量値Ｃｎ）を有
している。 次に、第６図に示すＣＡＭセル６５の動作を、ビット照
合動作についてのみ説明する。なお、書込動作と読出動
作については、第１０図に示す従来のＣＡＭセル６′と
ほぼ同様である。 ビット照合動作 ビット照合動作は、まず、出力ゲート＠御線４をｒＬＪ
にして出力ゲート１１をオフ状態とし、ビット線２ａ、
反転ビット線２ｂに検索データを入力する。このとき、
もし記憶データと検索データとが一致していれば、制御
端子１７はｒＨＪにチャージされ、記憶データと検索デ
ータとが不一致であれば、制御端子１７はｒＬＪにディ
スチャージされる。−例として、記憶ノード１６ａが「
Ｈ」、記憶ノード１６ｂがｒＬＪであるとき、ビットＩ
！２ｇに「Ｈ」、反転ビット線２ｂにｒＬＪの検索デー
タを入力すると、ｎチャネルＭＯＳトランジスタ１２ａ
はオン状態となり、ｎチャネルＭＯＳトランジスタ１２
ｂはオフ状態となる。その結果、制御端子１７は記憶ノ
ード１６ａによってｒＨＪにチャージされる（一致）。 また、ビット線２ａに「Ｌ」、反転ビット線２ｂにｒＨ
Ｊの検索データを入力すると、ｎチャネルＭＯＳ）ラン
ジスタ１２ａはオフ状態、ｎチャネルＭＯＳ）ランジス
タ１２ｂはオン状態となり、制御端子１７は記憶ノード
１６ｂによってｒＬＪにディスチャージされる（不一致
）。 次に、ビット線２ａ、反転ビット線２ｂを共にｒＬＪと
し、ｎチャネルＭＯＳ）ランジスタ１２ａ、１２ｂをオ
フ状態とする。 続いて、一致線３をｒＨＪ （Ｖｃｃ）にプリチャー
ジし、出力ゲートｉｔ制御線４に適切な電位ｖｃ１を与
える。ただし、Ｖｓ ｓ＋Ｖｙ Ｈ＜ｖｅ Ｌ ≦Ｖｃ
ｃとする（ここで、ＶＴＨはｎチャネルＭＯＳトランジ
スタ１１のしきい値電圧、Ｖｓｓはグランド電位を表わ
す）。このとき、もし、制御端子１７がｒＨＪであれば
（すなわち、上記比較結果が一致の場合）、出力ゲート
１１はオフ状態を保つ。しかし、制御端子１７がｒＬＪ
の場合（すなわち、上記比較結果が不一致の場合）は、
出力ゲート１１はオン状態となり、制御端子１７は「Ｌ
」 （電位Ｖｓｓ）からｖｃＬ−ｖ、１１に充電される
。 ここで、容量素子９の容量値をＣ，、一致線３の寄生容
量の容量値をＣｒ１、一致線３の電位をＶ門とすると、
１本の一致線３に接続される複数のＣＡＭセル６５のう
ち、ｎ個が不一致であった場合、一致線３の電位は、 Ｍ−Ｖｃｃ から に変化する。 したがって、不一致を示したＣＡＭセル６５の数ｎに応
じて一致線３の電位レベルが変化するので、検索データ
とのハミング距離がｎである記憶データだけを検索した
い場合は、当該一致線３に接続する一致検出回路におい
て、 の電位レベルを持った一致線３だけを検出することによ
って実現できる。このような機能を果たす一致検出回路
としては、たとえば、ｆｆ１８図に示すような一致検出
回路２００を用いることができる。 第６図に示すようなＣＡＭセル６５を用いてＣＡＭアレ
イを構成することにより、検索データと任意のハミング
距離にある記憶データの検索が可能であるとともに、ビ
ット照合動作時の消費電力を低減することができる。 （６） 第６の実施例 第６図は、この発明の第６の実施例の構成を示す回路図
である。図において、この第６の実施例のＣＡＭセル６
６がＨするデータ記憶部７６は、第６図に示す第５の実
施例のＣＡＭセル６５におけるデータ記憶部７５と同一
の構成である。データ比較部８６は、２個のｎチャネル
ＭＯＳトランジスタ１２ａ、１２ｂと、２個のｐチャネ
ルＭＯＳトランジスタ１４ａ、１４ｂとによって構成さ
れている。ｎチャネルＭＯＳトランジスタ１２ａおよび
ｐチャネルＭＯＳトランジスタ１４ａは、？ｌｉ源線１
９と制御端子１７ａとの間に直列に接続されている。ｎ
チャネルＭＯＳトランジスタ１２ａのゲートはビット線
２ａに接続され、ｐチャネルＭＯＳトランジスタ１４ａ
のゲートは記憶ノード１６ａに接続されている。ｎチャ
ネルＭＯＳトランジスタ１２ｂおよびｐチャネルＭＯＳ
トランジスタ１４ｂは電源線１９と制御端子１７ｂとの
間に直列に接続されている。ｎチャネルＭＯＳ）ランジ
スタ１２ｂのゲートは反転ビット線２ｂに接続され、ｐ
チャネルＭＯＳトランジスタ１４ｂのゲートは記憶ノー
ド１６ｂに接続されている。 また、出力ゲート１１ａおよびｌｌｂはｐチャネルＭＯ
Ｓトランジスタによって構成され、これらトランジスタ
ｌｌａおよびｌｌｂは、それぞれ、一致線３と制御端子
１７ａおよび１７ｂとの間に接続されている。また、こ
れらトランジスタ１１ａおよびｌｌｂの各ゲートは、出
力ゲート制御線４に接続されている。また、容量素子９
ａ（容量値Ｃｓ）および容量素子９ｂ（容量値Ｃｓ）が
、それぞれ、制御端子１７ａおよび１７ｂに接続されて
いる。なお、一致線３は寄生容量（容量値Ｃガ）を有し
ている。 次に、第７図に示すＣＡＭセル６６の動作を、ビット照
合動作についてのみ説明する。なお、書込動作と、読出
動作については第１０図に示す従来のＣＡＭセル６′と
ほぼ同様である。 ビット照合動作 ビット照合動作は、まずビット１１２ ａ 、反転ビッ
ト線２ｂを共にｒＬＪとし、ｎチャネルＭＯＳトランジ
スタ１２ａ、１２ｂをオフ状態とする。 また、出力ゲート制御線４をｒＬＪとし、ｐチャネルＭ
ＯＳ）ランジスタで構成さ、れる出力ゲート１１ａ、ｌ
ｌｂをオン状態とする。さらに、一致線３をｒＬＪ
（Ｖｓｓ）とし、制御端子１７ａ。 １７ｂをｒＬＪにディスチャージする。そして、出力ゲ
ート制御線４をｒＨＪとし、出力ゲート１１ａ、ｌｌｂ
を再びオフ状態とする。続いて、ビット線２ａ１反転ビ
ット線２ｂに検索データを与える。このとき、もし、記
憶データと検索データとが一致していれば、制御端子１
７ａ、１７ｂは共にｒＬＪを保つ。逆に、不一致であれ
ば、制御端子１７ａ、１７ｂの一方が電源線１９によっ
てチャージされる。たとえば、記憶ノード１６ａに「Ｈ
」、記憶ノード１６ｂにｒＬＪが記憶されているとき、
ｐチャネルＭＯＳトランジスタ１４ａはオフ状態、ｐチ
ャネルＭＯＳトランジスタ１４ｂはオン状態である。こ
のとき、ビットｔｌｆｆ２ａに「Ｈ」、反転ビットＩｊ
１２ｂにｒＬＪを与えると、ｎチャネルＭＯＳトランジ
スタ１２ａはオン状態、ｎチャネルＭＯＳトランジスタ
１２ｂはオフ状態であるので、制御端子１７ａ、１７ｂ
は」（にｒＬＪを保つ（一致）。しかし、ビット線２ａ
に「Ｌ」。 反転ビット線２ｂにｒＨＪを与えると、ｎチャネルＭＯ
Ｓ）ランジスタ１２ａはオフ状態、ｎチャネルＭＯＳト
ランジスタ１２ｂはオン状態となるので、制御端子１７
ａはｒＬＪを保つが、制御端子１７ｂはｐチャネルＭＯ
Ｓトランジスタ１４ｂおよびｎチャネルＭＯＳトランジ
スタ１２ｂを介して、電源線１９によってｒＨＪにチャ
ージされる（不一致）。また、ビット１２ａと反転ビッ
ト線２ｂを共にｒＬＪのままとすると、ｎチャネルＭＯ
Ｓトランジスタ１２ａ、１２ｂは共にオフ状態を保ち、
制御端子１７ａ、１７ｂは共にｒＬＪを保つ（一致）。 次に、再びビット線２ａと反転ビット線２ｂに共にｒＬ
Ｊを与え、ｎチャネルＭＯＳ）ランジスタ１２ｇ、１２
ｂをオフ状態とする。 続いて、一致線３をｒＬＪのレベルにプリチャージし、
出力ゲート制御線４に適切な電位ＶｃＬを与える。ただ
し、Ｖｓｓ≦ＶＣＬ＜ＶＣＣ−ｖＴＨＩとする（ここで
、ＶＴＨはｐチャネルＭＯ３）ランジスタ１１のしきい
値電圧）。このとき、制御端子１７ａ、１７ｂが共に「
Ｌ」 （すなわち、上記比較結果が一致の場合）であれ
ば、出力ゲートｌｌａ、ｌｌｂは共にオフ状態を保つ。 しかし、制御端子１７ａ、１７ｂのうち、どちらか一方
が「Ｈ」である場合、これら制御端子１７ａおよび１７
ｂに接続される出力ゲート１１ａおよびｌｌｂのいずれ
か一方がオン状態となり、制御端子１７ａまたは１７ｂ
は、ｒＨＪからＶｃｃ＋ＩＶＴ１１１にまで充電される
。 したがって、一致線３は不一致となったＣＡＭセル６６
の数（すなわちハミング距離）に応じて電位レベルが変
化する。このため、検索すべき／＼ミング距離に応じた
一致線３の電位を、たとえば第８図に示すような構成の
一致検出回路２００で検出すればよい。 以上、この発明の６つの実施例を示したが、この発明は
、これらの実施例の回路に限定されることはなく、種々
の回路変更が可能である。たとえば、出力ゲート１１と
してバイポーラトランジスタを使用してもよく、またデ
ータ比較部８１〜８６にバイポーラトランジスタを使用
してもよい。 また、データ比較部８１〜８６には、ビット線２ａおよ
び反転ビット線２ｂを介して検索データを与えるように
したが、これらビット線２ａおよび反転ビット線２ｂと
は別の検索データ専用線を設け、その検索データ専用線
を介してデータ比較部８１〜８４に検索データを与える
ようにしてもよい。さらに、各データ記憶部７１〜７６
は、ビットｔｊＡ２ａおよび反転ビット線２ｂから与え
られるデータを両方とも記憶するようにしているが、い
ずれか一方のデータのみを記憶し、その記憶データおよ
び反転データをデータ比較部８１〜８６に与えるように
してもよい。 〔発明の効果］ 以上のように、この発明によれば、ビット照合動作時に
データ記憶手段の記憶データと与えられた検索データと
をデータ比較手段で比較し、その比較結果を一旦容量素
子に電荷の形で蓄えてから一致線に出力するように構成
したので、すべての内容アドレスメモリセルの容量素子
の容量値を一定にすると、１本の一致線に接続される複
数の内容アドレスメモリセルのうちで不一致となった内
容アドレスメモリセルの数に応じて一致線の電位レベル
が変化するため、検索データと記憶データ間のハミング
距離に応じた一致線の電位を検出することによって、検
索データと任意のハミング距離にある記憶データの検索
が可能となる。 また、この発明によれば、ビット照合動作時においては
容量素子と一致線との間でのみ一定量の電荷が移行して
一致線にビット照合結果が出力されるので、ビット照合
動作時の消費電力を低減することができる。
第１図は、第２図〜第７図に示すこの発明の実施例の概
念的な構成を示すブロック図である。 第２図は、この発明の第１の実施例の構成を示す回路図
である。 第３図は、この発明の第２の実施例の構成を示す回路図
である。 第４図は、この発明の第３の実施例の構成を示す回路図
である。 第５図は、この発明の第４の実施例の構成を示す回路図
である。 第６図は、この発明の第５の実施例の構成を示す回路図
である。 第７図は、この発明の第６の実施例の構成を示す回路図
である。 第８図は、この発明によるＣＡＭセルを含むＣＡＭアレ
イの各−教練の電位を検出するための一致検出回路の構
成を示す回路図である。 第９図は、従来のＣＡＭセルの一例を示す回路図である
。 第１０図は、従来のＣＡＭセルの他の例を示す回路図で
ある。 第１１図は、複数のＣＡＭセルを用いて構成されたＣＡ
Ｍアレイの構成を示すブロック図である。 図において、１はワード線、２ａはビット線、２ｂは反
転ビット線、３は一致線、４は出力ゲート制御線、５は
スイッチ素子制御線、６０〜６６はＣＡＭセル、７０〜
７６はデータ記憶部、８０〜８６はデータ比較部、１５
はダイオード、１０はｎチャネルＭＯＳトランジスタ、
１２はスイッチ素子、１２ａ、１２ｂはｎチャネルＭＯ
Ｓトランジスタ、９は容量素子、１１は出力ゲートを示
す。
念的な構成を示すブロック図である。 第２図は、この発明の第１の実施例の構成を示す回路図
である。 第３図は、この発明の第２の実施例の構成を示す回路図
である。 第４図は、この発明の第３の実施例の構成を示す回路図
である。 第５図は、この発明の第４の実施例の構成を示す回路図
である。 第６図は、この発明の第５の実施例の構成を示す回路図
である。 第７図は、この発明の第６の実施例の構成を示す回路図
である。 第８図は、この発明によるＣＡＭセルを含むＣＡＭアレ
イの各−教練の電位を検出するための一致検出回路の構
成を示す回路図である。 第９図は、従来のＣＡＭセルの一例を示す回路図である
。 第１０図は、従来のＣＡＭセルの他の例を示す回路図で
ある。 第１１図は、複数のＣＡＭセルを用いて構成されたＣＡ
Ｍアレイの構成を示すブロック図である。 図において、１はワード線、２ａはビット線、２ｂは反
転ビット線、３は一致線、４は出力ゲート制御線、５は
スイッチ素子制御線、６０〜６６はＣＡＭセル、７０〜
７６はデータ記憶部、８０〜８６はデータ比較部、１５
はダイオード、１０はｎチャネルＭＯＳトランジスタ、
１２はスイッチ素子、１２ａ、１２ｂはｎチャネルＭＯ
Ｓトランジスタ、９は容量素子、１１は出力ゲートを示
す。
Claims (1)
- 【特許請求の範囲】 データを記憶するとともに、当該記憶されたデータと検
索データとの一致、不一致を検出して一致線に出力する
内容アドレスメモリセルであって、与えられたデータを
記憶するためのデータ記憶手段、 前記データ記憶手段に記憶されたデータと与えられた検
索データとを比較し、それらのデータが一致しているか
、不一致であるかの比較結果を出力するデータ比較手段
、 前記データ比較手段の比較結果を記憶する容量素子、 前記データ比較手段の比較結果を記憶している前記容量
素子の充放電経路の一部を遮断するための遮断手段、お
よび 前記容量素子が前記データ比較手段の比較結果として、
データの不一致を記憶しているとき、当該容量素子と前
記一致線との間で充放電経路を形成し、一定量の電荷を
いずれか一方から他方へ移行させるための電荷移行手段
を備える、内容アドレスメモリセル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183222A JPH0346194A (ja) | 1989-07-14 | 1989-07-14 | 内容アドレスメモリセル |
| US07/551,268 US5130945A (en) | 1989-07-14 | 1990-07-12 | Content addressable memory combining match comparisons of a plurality of cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1183222A JPH0346194A (ja) | 1989-07-14 | 1989-07-14 | 内容アドレスメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346194A true JPH0346194A (ja) | 1991-02-27 |
Family
ID=16131927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1183222A Pending JPH0346194A (ja) | 1989-07-14 | 1989-07-14 | 内容アドレスメモリセル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5130945A (ja) |
| JP (1) | JPH0346194A (ja) |
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|---|---|
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