JPS5812676B2 - センス増幅器 - Google Patents

センス増幅器

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JPS5812676B2
JPS5812676B2 JP54039252A JP3925279A JPS5812676B2 JP S5812676 B2 JPS5812676 B2 JP S5812676B2 JP 54039252 A JP54039252 A JP 54039252A JP 3925279 A JP3925279 A JP 3925279A JP S5812676 B2 JPS5812676 B2 JP S5812676B2
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pair
transistor device
sense amplifier
conduction path
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    • H03K3/356104—Bistable circuits using complementary field-effect transistors
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    • H03K3/35613—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit the input circuit having a differential configuration
    • G—PHYSICS
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 この発明は、１対のデータバスラインを介して選択され
たメモリセルからそこへ供給された比較的小さな差動電
圧信号に感応的である放射線ハードニングされたＣＭＯ
Ｓメモリセンス増幅器に関するものである。
当業者が知るように、多くのセンス増幅器が半導体メモ
リセルのアレイから抽出された出力信号を検出するため
に利用することができる。
しかしながら、これらの先行技術メモリセンス増幅器は
典型的には比較的低入力インピーダンスによって特徴づ
けられている。
その結果、先行技術センス増幅器の負荷効果のため、選
択されたメモリセルが読出されまたは検知されるときそ
のメモリセルにストアされたデータを不所望に破壊した
りまたは変更したりする。
さもなくば、時間のかかるリフレッシュサイクルが、読
出し動作が完了したあと選択されたメモリセルの内容を
再確立するために必要とされる。
さらに、低入力インピーダンスが、核放射の場合の結果
生じた内部障害に不所望に影響を受けやすい先行技術セ
ンス増幅器を与える。
前のパラグラフで説明した欠点のいくつかを含む先行技
術センス増幅器の例が次のアメリカ合衆国特許に見られ
る。
３，９５９．７８１ １９７６年５月２５日３，９
７８．４５９ １９７６年８月３１日４，０１０，
４５３ １９７７年３月１日４，０２８，５５７
１９７７年６月７日４，０３１，４１５ １９
７７年６月２１日簡単にかつ一般的な用語で説明すれば
、 ＣＭＯＳＦＥＴメモリセンス増幅器が開示され、このセ
ンス増幅器は１対のデータバスラインによって供給され
る比較的小さな差動電圧入力信号に感応的である。
このセンス増幅器はデータラッチおよび１対のインバー
タからなり、各々のインバータはそれぞれにデータラッ
チの出力端子とセンス増幅器の出力端子との間に接続さ
れる。
センス増幅器の動作はストローブ信号を循環させること
によって制御される。
データバス入力ラインの次の各々のものはそれぞれにメ
モリセルのアレイと、電界効果トランジスタのゲート電
極との間にそれぞれ接続され、前記電界効果トランジス
タはデータラッチを形成する。
それゆえに、この発明のセンス増幅器は高入力インピー
ダンスによって特徴づけられる。
さらに、この発明のセンス増幅器はその出力端子から非
対称（容量性）負荷を駆動するようにされている。
動作において、センス増幅器はセンス動作に先立ち、静
止モードで行なわれ、その時間の間に、１対のデータバ
スラインが共通モードの電圧レベルまで予充電される。
後続時間期間に、センス増幅器はストローブ信号によっ
て能動モードにされ、その時間の間に選択されたメモリ
セルの内容がデータバスラインの対を介して検知される
。
検知されたメモリセル情報がデータラッチの出力端子に
ストアされ、それによってセンス増幅器の論理状態が、
入カメモリセル情報信号が終りかつデータバスラインが
再び共通モード電圧レベルまで予充電される次の静止時
間期間の間保たれる。
第１図は、複数個の同一のセンス増幅器１０と従来の半
導体メモリセルのアレイとの典型的な相互接続を示すも
のであり、それらのセンス増幅器１０はこの発明を形成
する。
メモリセルアレイとセンス増幅器１０との相互接続は周
知であるので、その簡単な説明のみをここで行なう。
メモリセルの列の各々の出力端子はそれぞれの１対のＢ
ＩＴおよびＢＩＴデータバースラインへ接続される。
各対のＢＩＴおよびＢＩＴデータバスラインがそれぞれ
のセンス増幅器１０の入力端子へ接続され、その結果、
メモリセルの各列からの選択されたメモリセルの論理状
態を表わす異なる信号を与える。
メモリセルの行からの各メモリセルはそれぞれの行の選
択ラインへ接続される。
行選択ラインは、データバスラインの対応の対を介して
論理情報を読出しまたは書込む目的のため能動化信号を
与えて選択的に特定のメモリセルを付勢する。
適当なストローブ入力信号源は、共通なストローブ信号
ラインを介して、センス増幅器１０の各々へ接続されて
、それによって、その動作を同期的に制御する。
この発明に従ってかつ図面の第２図を参照して、好まし
いＣＭＯＳセンス増幅器形態を示す。
センス増幅器１０は第１および第２のｎチャネル電界効
果トランジスタＦＥＴＱＩおよびＱ２を含む。
ＦＥＴＱ１は電気接続点１２および電気接続点１４の間
に接続される。
ＦＥＴＱ２は電気接続点１２および電気接続点１６の間
に接続される。
第１のＢＩＴデータバスラインがｎチャネルＦＥＴＱ１
のゲート電極でセンス増幅器１０の入力端子へ接続され
る。
逆状態ＢＩＴデータバスラインがｎチャネルＦＥＴＱ２
のゲート電極でセンス増幅器１０の他の入力端子へ接続
される。
ＢＩＴおよびＢＩＴデータバスラインをそれぞれＦＥＴ
Ｑ１およびＱ２のゲート電極へ接続することによって、
データバスラインの負荷が、それによって、ＦＥＴＱ１
およびＱ２の入力容量まで減少される。
これらの入力接続の結果、および先行技術のセンス増幅
器とは異なり、高入力インピーダンスが達成される。
それゆえに、センス増幅器１０によっテテータバスライ
ンの対へ与えられた負荷が最小にされ、そのため選択さ
れたメモリセルにストアされたデータの破壊を防止しか
つ、センス動作の間にセンス増幅器によって検出される
情報信号の低下を減少させる。
第１のＰチャネルＦＥＴＱ３が電気接続点１４および電
気接続点１８の間に接続される。
第２の、ＰチャネルＦＥＴＱ４が電気接続点１６および
１８の間に接続される。
電気接続点１８は，ＶＤＤで示される比較的正の供給電
圧源へ接続され、それは典型的には＋１１ボルトＤ．Ｃ
である。
ＦＥＴＱ３およびＱ４は相互に交差接続される。
すなわち、ＦＥＴＱ３のゲート電極は電気接続点１６で
ＦＥＴＱ４の一方の導通経路電極へ接続される。
ＦＥＴＱ４のゲート電極は電気接続点１４でＦＥＴＱ３
の一方の導通経路電極へ接続される。
ＦＥＴＱ１およびＱ３ならびにＦＥＴＱ２およびＱ４の
それぞれの導通経路は電気接続点１２および１８の間で
電気的に直列に接続される。
それゆえに、ＦＥＴＱ１−Ｑ４の相互接続はデークラッ
チ１９を形成し、このデータラッチ１９は、あとでより
詳細に説明するように、ＢＩＴおよびＢＩＴデータバス
ラインを介して供給されるセンス増幅器入力信号の終端
に後続するその論理状態を維持する。
データラッチ１９の出力端子（すなわち、電気接続点１
４および１６）はそれぞれ１対のインバータ２０および
２２へ接続される。
インバータ２０はＰチャネルＦＥＴＱ７およびｎチャネ
ルＦＥＴＱ８からなる。
ＦＥＴＱ７およびＱ８の導通経路は電気接続点１２およ
び１８の間で電気的に直列にともに接続される。
ＦＥＴＱ７およびＱ８のゲート電極はデータラッチ出力
端子１４で共通接続される。
センス増幅器１０の第１の出力端子ＯＵＴが直列に接続
されたＦＥＴＱ７およびＱ８の導通経路の間の都合のよ
い点に接続される。
インバータ２２はＰチャネルＦＥＴＱ９およびｎチャネ
ルＦＥＴＱ１０からなる。
ＦＥＴＱ９およびＱ１０の導通経路は電気接続点１２お
よび１８の間で電気的に直列に共通接続される。
ＦＥＴＱ９およびＱ１０のゲート電極はデータラッチ出
力端子１６で共通接続される。
センス増幅器１０の第２の出力端子ＯＵＴがＦＥＴＱ９
およびＱ１０の直列接続された導通経路の間の都合のよ
い点で接続される。
インバータ２０および２２はデータラッチをバツファし
かつ所要の出力を与えて負荷（図示せず）を駆動する。
例によれば、インバータ２０および２２は比較的大きな
、非対称負荷容量を駆動するようにされている。
２個の付加的なＦＥＴＱ５およびＱ６が、外部ストロー
ブ信号に応答してセンス増幅器１０を選択的に能動化ま
たは不能動化するために用いられる。
ＰチャネルＦＥＴＱ５がデータラッチ出力端子の間に接
続され、それらの出力端子は電気接続点１４および１６
を含む。
ｎチャネルＦＥＴＱ６が電気接続点１２と、比較的負の
供給電圧源、たとえば接地との間に接続される。
ＦＥＴＱ５およびＱ６のゲート電極は電気接続点２４で
共通接続されてストローブ信号の供給を受ける。
ストローブ信号はＦＥＴＱ５およびＱ６の導電性を制御
し、かつあとでより詳細に説明するように、センス増幅
器１０の動作を同期的に制御する。
さらに、ＦＥＴＱ５およびＱ６は、情報検知動作の準備
中にデータラッチを静止状態にバイアスする働きをする
。
この発明の好ましい実施例では、ＦＥＴＱ１−Ｑ１０の
チャネル長さはほぼ同一である。
しかしながら、ＦＥＴＱ６（これはセンス増幅器１０の
ため接地復帰を与える。
）がＦＥＴＱ７およびＱ９のチャネル幅よりも実質的に
大きなチャネル幅で選択される。
さらに、ＦＥＴＱ７およびＱ９のチャネル幅はＦＥＴＱ
３，Ｑ４，Ｑ５，Ｑ８およびＱ１０のチャネル幅よりも
大きい。
さらに、ＦＥＴＱ３，Ｑ４，Ｑ５，Ｑ８およびＱ１０の
チャネル幅はデータラッチＦＥＴＱＩおよびＱ２のチャ
ネル幅よりも大きい。
例によれば、ＦＥＴＱ６のチャネル幅はＦＥＴＱ１およ
びＱ２のチャネル幅よりも約５倍大きく、かつＦＥＴＱ
３，Ｑ４，Ｑ５，Ｑ８およびＱ１０のチャネル幅よりも
１／２倍大きい。
ＦＥＴＱ７およびＱ９のチャネル幅はＦＥＴＱ１および
Ｑ２のチャネル幅よりも約３倍太きい。
第２図のここに開示したセンス増幅器１０のセンスサイ
クルの間に１対のＢＩＴおよびＢＩＴデータバスライン
上にかつ出力端子ＯＵＴおよびＯＵＴに現われる信号波
形の典型的なシーケンスを第３図に示す。
センス増幅器１０の動作を図面の第２図および第３図を
同時に参照しながら開示する。
選択されたメモリセルから情報信号を検知するに先立ち
生じる時間の第１の期間ｔ１の間に、ＢＩＴおよびＢＩ
Ｔデータバスラインの各々のものが、ＶＤＤのような、
比較的正の共通モードの電圧レベルまで予充電される。
ｔ１の予充電の時間期間の間、センス増幅器へ与えられ
かつ電気的接続点２４でＦＥＴＱ５およびＱ６のそれぞ
れのゲート電極へ与えられるストローブ信号は、比較的
ロー（たとえば、接地）信号レベルを有する。
したがって、ＦＥＴＱ６が非導通にされ、それは、それ
によって、比較的負の供給電位源（すなわち、接地）か
らセンス増幅器１０を分離しかつ、したがって、センス
増幅器を不能動化する。
その結果、センス増幅器１０が静止状態に作動する。
センス増幅器データラッチ１９の出力端子（すなわち、
電気接続点１４および１６）は＋ＶＤＤ−ＶＴＰに等し
い電圧を受け、このＶＴＰは対応のＰチャネルＦＥＴＱ
３またはＱ４のしきい値電圧降下を表わす。
ｔ１の時間期間の間、充分なしきい値電圧がゲートーソ
ース接続点に与えられるので、ＰチャネルＦＥＴＱ５が
導通する。
このように、電気接続点１４および１６はＦＥＴＱ５の
導通経路を介して共通接続されるので電気接続点１４お
よび１６の各々へ与えられた電圧は同一である。
データラッチ１９の出力端子１４および１６へ与えられ
る電圧はほぼ比較的正のソース電圧ＶＤＤの１／２であ
る。
それゆえに、インバータ２０および２２を形成するＦＥ
ＴＱ７−Ｑ１０の各々は、インバータ２０および２２が
さもなくばＦＥＴＱ６の導通経路を介して接地へ基準化
されたならばＡ級領域に不所望にバイアスされるであろ
う。
しかしながら、ＦＥＴＱ６は非導通されるので、インバ
ータ２０および２２の接地復帰が除去される。
それゆえに、インバータＦＥＴＱ７−Ｑ１０の各々を介
して不所望に導通されることができる比較的高バイアス
電流が回避される。
ＢＩＴまたはＢＩＴデータバスラインの一方の共通モー
ド電圧ＶＤＤが接地方向に放電されるとき、検知動作が
ｔ２の時間期間の間始まる。
特定のメモリセル（たとえば、第３図のＡで示したセル
）が行選択ライン（第１図を参照すれば開示される）に
よってアクセスされる。
選択されたメモリセルにストアされた出力情報信号は典
型的には、データバスラインによって提示された容量の
ため、比較的長い応答時間後にＢＩＴおよびＢＩＴデー
タバスラインに現われる。
ｔ２のセンス時間期間の間にデータアクセス時間を最小
にするために、センス増幅器１０がデータバスライン間
に生じる比較的小さな電圧差に応答するのが望ましい。
ｔ２の時間期間が終るまで、データバスラインの１つ（
たとえば、ＢＩＴデータライン）が電圧△Ｖだけ放電さ
れる。
さらに、電気接続点２４でＦＥＴＱ５およびＱ６のゲー
ト電極へ印加されるストローブ信号は接地から比較的ハ
イの信号レベル（たとえば、ＶＤＤ）に切換わる。
それによって、ＦＥＴＱ６は、導通にされ、かつ比較的
負の供給電圧（たとえば、接地）がその導通経路を介し
て、データラッチ１９を形成するＦＥＴＱ１−Ｑ４の各
々へ印加されかつインバータ２０および２２を形成する
ＦＥＴＱ７−Ｑ１０へ印加される。
センス増幅器１０は、それによって、能動状態にされる
。
また、ｔ２の時間期間が終わるまで、ＦＥＴＱ５が非導
通にされる。
なぜならば、充分なしきい値電圧がそのゲートーソース
接続へ印加されないからであり、かつ電気接続点１４お
よび１６が、それによって、異なる電圧レベルを受ける
。
それゆえに、ｎ−チャネルＦＥＴＱ１およびＱ２は負荷
インピーダンスをＰチャネルＦＥＴＱ３およびＱ４へ与
える。
実際の負荷インピーダンスは、１対のＢＩＴおよびＢＩ
Ｔデータバスラインを介してセンス増幅器の入力端子へ
印加されるメモリセル情報信号の電圧レベルに依存する
。
例によれば、ＢＩＴデータバスラインの情報電圧レベル
がＶＤＤから電圧△■だけ接地方向へ放電すれば、ＦＥ
ＴＱ２はＦＥＴＱ１によって与えられるインピーダンス
よりもｔ２の時間期間の終るときにより低いインピーダ
ンスを与える。
したがって、電気接続点１６は電気接続点１４の電圧よ
りも低い電圧に充電する。
その結果、データラッチ１９の出力端子（すなわち、電
気接続点１４および１６）の間に生じる差動電圧は、Ｆ
ＥＴＱ３およびＱ４の前に開示した交差結合の相互接続
によって再生的である。
電気接続点１４および１６に印加された差動電圧の再生
性質によって、結局、電気接続点１６は比較的負の電圧
レベル（ほぼ接地）まで充分に放電し、かつ電気接続点
１４は比較的正の電圧レベル（約ＶＤＤ）まで充分に充
電し、それによってセンス増幅器データラッチ１９がラ
ッチする。
データラッチ出力端子１４および１６の差動電圧の前述
の再生作用によって、ｔ３の時間の次の期間の始まると
き、センス増幅器１０のｔＤの応答時間が最小にされる
。
ストローブ信号が比較的ハイの信号レベルを有し続ける
。
ｔ３の時間期間のバランスの間に、センス増幅器１０は
ＢＩＴおよびＢＩＴデータバスラインによって供給され
る入力信号に応答してデータラッチ１９の出力端子１４
および１６に情報信号をストアする。
センス増幅器１０が、一旦、与えられた出力状態をとれ
ば（すなわち、応答時間ｔＤの終了後）、センス増幅器
はｔ３の時間期間の残りの間その出力状態を維持する。
ｔ４で示す次の時間期間の始まるとき（その時間期間の
間にストローブ信号もまたハイの信号レベルを維持する
）、ＢＩＴおよび■のデータバスラインを介してセンス
増幅器へ供給された入力信号が終り、かつデータバスラ
インが正の共通モード予充電電圧レベルに復帰する。
しかしながら、センス増幅器１０の出力状態は、検知さ
れた入力信号の終了後ｔ４の時間期間を通じて確保され
る。
連続するｔ３およびｔ４の時間期間の間に、インバータ
２０および２２は、センス増幅器デークラッチ１９の出
力端子１４および１６で、それぞれに、電圧を検知する
。
インバータ２０および２２は十分な利得を与えて、セン
ス増幅器出力端子ＯＵＴおよびＯＵＴから出力（容量性
）負荷を駆動する。
インバータ２０はインバータ２２のそれと同一の構成を
有するので、電気接続点１４および１６には、非対称出
力負荷によって生じた如何なる起り得る不均衡にもかか
わらず等しい負荷容量が与えられるっ電気接続点１４お
よび１６の電圧信号は、それゆえに、電気接続点２４へ
印加されるストローブ信号が正に進む移り変りのレベル
を有するときの臨界的な時間の間（ｔ２の終るとき）不
均衡な負荷によって影響を受けない。
したがって、ｔ３およびｔ４の時間期間の間に、センス
増幅器１０によってストアされたデータが有効である。
すなわち、センス増幅器１０によってストアされた情報
信号はセンス増幅器出力端子ＯＵＴおよびＯＵＴを介し
て外部利用手段（図示せず）へ印加するのに適した状態
にある。
さらに、ｔ４の時間期間がアレイから次のメモリセル（
たとえば、第３図においてＢで示すセル）の選択のため
メモリセルアレイを準備するために用いられ、他方、前
に選択されたメモリセル（セルＡ）の出力データは保持
されかつサンプルされ続ける。
次のセンスサイクルの後続ｔ１の予充電時間期間の間に
、ストローブ信号が再度終了し（すなわち、比較的ロー
の信号レベルをとる）、かつセンス増幅器出力データが
もはや有効ではない。
ストローブ信号が比較的ローの信号レベルへ復帰すると
き、応じて、センス増幅器がその静止状態へ復帰する。
さらに、前に示したように、ＦＥＴＱ６が非導通され、
比較的負の供給電圧（接地）のソースからセンス増幅器
１０を分離する。
したがって，ＦＥＴＱ５が再び導通にされる。
電気接続点１４および１６の間の先行するセンスサイク
ルの間に前もって存在した電圧差が、それによって、次
のセンス動作の準備中にＦＥＴＱ５の導通経路を介して
放電される。
この発明の好ましい実施例を示しかつ説明したが、種々
の修正および変更がこの発明の真の精神および範囲から
逸脱することなくなされるということが明らかであろう
。
たとえば、この発明のセンス増幅器１０を形成するＦＥ
ＴＱ１ないしＱ１０の各々はシリコン・オン・サファイ
ア・サブストレートの層から構成されてもよい。
シリコン・オン・サファイア（ＳＯＳ）フアプリケーシ
ョン技術およびＢＩＴおよびＢＩＴデータバスラインへ
与えられた比較的高入力インピーダンスによって、核放
射事項の不所望な影響によって生じるかも知れないこの
発明のセンス増幅器１０の内部障害に対するメモリセル
アレイの感受性が実質的に減少される。
したがって、メモリセルアレイにストアされる情報信号
が核放射線発生の結果損失または変更から保護される。
【図面の簡単な説明】
第１図はこの発明の複数個のセンス増幅器と従来の半導
体メモリセルのアレイとの典型的な相互接続を表わすブ
ロック図である。 第２図はこの発明を形成するＣＭＯＳセンス増幅器の好
ましい構成を示す概略的な回路である。 第３図はここに開示したセンス増幅器の１対のデータバ
スラインおよび出力端子に現われる、かつ、センスサイ
クルの間に生じる信号波形のシーケンスを示す。 図において、１０はセンス増幅器、１２，１４，１６，
１８および２４は電気接続点、１９はデータラッチ、２
０および２２はインバータ、Ｑ１，Ｑ２，Ｑ６，Ｑ８お
よびＱ１０はｎチャネルＦＥＴ、Ｑ３，Ｑ４，Ｑ５，Ｑ
７およびＱ９はＰチャネルＦＥＴを示す。

Claims (1)

  1. 【特許請求の範囲】 １ メモリセルのうちの選択されたものに含まれる情報
    信号を検知するように１対のデータバスラインによって
    メモリセルのアレイに接続されるセンス増幅器であって
    、 それぞれ導通経路および制御電極を有する第１および第
    ２の対の多端子トランジスタ装置Ｑ３，Ｑ４：Ｑ１，Ｑ
    ２を備え、 前記第１および第２の対の各々からの第１のトランジス
    タ装置Ｑ３，Ｑ１は第１および第２の電気接続点１８，
    １２間で相互に蝋気的に直列に接続されており、 前記第１および第２の対の各々からの第２のトランジス
    タ装置Ｑ４，Ｑ２は第３および第４の電気接続点１８，
    １２の間で相互に電気的に直列に接続されており、 前記第１の対の第１のトランジスタ装置Ｑ３の制御電極
    は前記第１の対の第２のトランジスタ装置Ｑ４の導通経
    路電極へ接続されており、かつ前記第１の対の第２のト
    ランジスタ装置Ｑ４の制御電極は前記第１の対の前記第
    １のトランジスタ装置Ｑ３の導通経路電極へ接続されて
    おり、前記第２の対のトランジスタ装置Ｑ１，Ｑ２のそ
    れぞれの制御電極の各々は対応するデータバスラインＢ
    ＩＴ，ＢＩＴへ接続されており、それによって比較的高
    い入力インピーダンスが前記センス増幅器のために達成
    され、 前記第１の対の多端子トランジスタ装置Ｑ３，Ｑ４の各
    々はＰ−チャネル電界効果トランジスタであり、 前記第２の対の多端子トランジスタ装置Ｑ１，Ｑ２の各
    々はＮ−チャネル電界効果トランジスタであり、 前記第１および第３の電気接続点は共通な電気接続点１
    ８であり、 前記第２および第４の電気接続点は共通な電気接続点１
    ２であり、 前記センス増幅器の導電性を制御するための循環ストロ
    ーブ入力信号源（ＳＴＲＯＢＥ）と、第１の供給電圧源
    （接地）と、 導通経路および制御電極を有する第１の付加的な多端子
    トランジスタ装置Ｑ６をさらに備え、前記第１の付加的
    なトランジスタ装置Ｑ６の制御電極は前記ストローブ信
    号源（ＳＴＲＯＢＥ）へ接続されており、かつ前記第１
    の付加的なトランジスタ装置Ｑ６の導通経路は前記第２
    および第４の接続点１２の各々を選択的に前記第１の供
    給電圧源（接地）へ接続し、それによって前記センス増
    幅器を能動化し、 第２の供給電圧源（＋ＶＤＤ）を備え、前記第１および
    第３の電気接続点１８は前記第２の供給電圧源（＋ＶＤ
    Ｄ）へ接続され、 導通経路および制御電極を有する第２の付加的な多端子
    トランジスタ装置Ｑ５をさらに備え、前記第２の付加的
    なトランジスタ装置Ｑ５の制御電極は前記ストローブ信
    号源（ＳＴＲＯＢＥ）に接続されており、かつ前記第２
    の付加的なトランジスタ装置Ｑ５の導通経路は、前記第
    １の対の第１のトランジスタ装置Ｑ３の制御電極と前記
    第１の対の第２のトランジスタ装置Ｑ４の導通経路電極
    との接続点と、前記第１の対の第２のトランジスタ装置
    Ｑ４の制御電極と前記第１の対の第１のトランジスタ装
    置Ｑ３の導通経路との接続点との間に接続され、 前記第１Ｑ６および第２Ｑ５の付加的な多端子トランジ
    スタ装置は相互に逆の導電形式を有する電界効果トラン
    ジスタであり、 前記第１および第２の対の多端子トランジスタ装置Ｑ３
    ，Ｑ４：Ｑ１，Ｑ２の相互接続はデータラッチを形成し
    、 前記第２の対のトランジスタ装置Ｑ１，Ｑ２の各々の制
    御電極はデータラッチ入力端子に対応し、前記第１の対
    の第１のトランジスタ装置Ｑ３の制御電極と前記第１の
    対の第２のトランジスタ装置Ｑ４の導通経路電極との接
    続点、および前記第１の対の第２のトランジスタ装置Ｑ
    ４の制御電極と前記第１の対の第１のトランジスタ装置
    Ｑ３の導通経路電極との接続点は、データラッチ出力端
    子に対応し、 第１および第２の増幅器段２０，２２をさらに備え、前
    記段の各々は入力および出力端子を有し、前記データラ
    ッチ出力端子はそれぞれに前記第１および第２の増幅器
    段の入力端子へ接続され、前記第１および第２の増幅器
    段の各々は相互に逆の導電形式を有する１対の直列接続
    された電界効果トランジスタＱ７，Ｑ８：Ｑ９，Ｑ１０
    からなり、かつ 前記データバスラインは前記セルに記憶されたデータに
    対する増幅器アクセス時間を減少させかつ放射線環境に
    おいて前記データを保護するように予充電される、セン
    ス増幅器。 ２ １対のデータバスラインを介してメモリセルのアレ
    イとインターフエイスするためのセンス増幅器であって
    、 供給電圧源と、 第１および第２の入力および出力端子を有し、かつ第１
    、第２、第３および第４のトランジスタ装置からなるデ
    ータラッチとを備え、各々のトランジスタ装置はそれぞ
    れの制御電極および導通経路を有し、前記第１および第
    ２のトランジスタ装置は互いに電気的に直列に接続され
    ており、かつ前記第３および第４のトランジスタ装置は
    互いに電気的に直列接続されており、前記第２および第
    ４のトランジスタ装置の制御電極は第１および第２のデ
    ータラッチ入力端子に対応してそれぞれデータバスライ
    ンの対へ接続されて高センス増幅器入力インピーダンス
    を与え、 制御電極と、第１および第２のデータラッチ出力端子間
    に接続される導通経路とを有する第５のトランジスタ装
    置を備え、前記第１のデータラッチ出力端子は前記第１
    のトランジスタ装置の制御電極と前記第３のトランジス
    タ装置の導通経路電極との相互接続を含み、かつ前記第
    ２のデータラッチ出力端子は前記第３のトランジスタ装
    置の制御電極と前記第１のトランジスタ装置の導通経路
    電極との相互接続を含み、 制御電極と、導通経路とを有する第６のトランジスタ装
    置をさらに備え、前記導通経路は前記供給電圧源と、前
    記第２および第４のトランジスタ装置の纏通経路電極を
    含む電気的接続点との間に接続され、 前記第５および第６のトランジスタ装置のそれぞれの制
    御電極へ接続される循環ストローブ信号供給源をさらに
    備え、それによって前記第５のトランジスタ装置は、デ
    ータラッチ出力端子へ与えられる信号を等化しかつ前記
    センス増幅器を不能化するために第１のストローブ期間
    の間導通状態にされ、かつ前記第６のトランジスタ装置
    は第２のストローブ期間の間導通状態にされて前記セン
    ス増幅器が前記データバスラインを介してメモリセルの
    アレイの選択されたものから情報を読出しかつデータラ
    ッチ出力端子でその情報の表示を記憶するのを可能にし
    、 前記データバスラインは予充電されており、かつ 第１および第３のトランジスタ装置のチャネル幅は前記
    第２および第４のトランジスタ装置のチャネル幅よりも
    大きく、それによって前記出力端子に現われる任意のデ
    ータが前記データバスラインの予充電の間保護される、
    センス増幅器。 ３ 第１および第２の増幅器段をさらに備え、前記第１
    および第２のデータラッチ出力端子はそれぞれ前記第１
    および第２の増幅器段の入力端子へ接続される、特許請
    求の範囲第２項記載のセンス増幅器。 ４ 前記第１、第３および第５のトランジスタ装置はＰ
    −チャネル電界効果トランジスタであり、かつ 前記第２、第４および第６のトランジスタ装置はＮ−チ
    ャネル電界効果トランジスタである、特許請求の範囲第
    ２項記載のセンス増幅器。 ５ 前記第６の電界効果トランジスタのチャネル幅は第
    １、第２、第３、第４および第５の電界効果トランジス
    タのチャネル幅よりも実質的に大きい、特許請求の範囲
    第４項記載のセンス増幅器。
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