JPH0346323A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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JPH0346323A
JPH0346323A JP1183221A JP18322189A JPH0346323A JP H0346323 A JPH0346323 A JP H0346323A JP 1183221 A JP1183221 A JP 1183221A JP 18322189 A JP18322189 A JP 18322189A JP H0346323 A JPH0346323 A JP H0346323A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高耐熱チタンシリサイドの製造方法に関し、
特に、たとえばサリサイドトランジスタのゲート電極や
ソース／ドレイン領域の表面の導電層、あるいは他の半
導体装置の高耐熱配線などの形成に用いられる高耐熱チ
タンシリサイドの製造方法に関するものである。
［従来の技術］ チタンシリサイド（主としてＴ　ｉ　Ｓ　ｉ　２　）は
、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン
（Ｗ）などの高融点金属のシリサイドの中で最も比抵抗
が小さい。そのため、チタンシリサイドは半導体デバイ
スの各種高耐熱配線として有望な材料である。その中で
も特にサリサイド（Ｓｅｉｆ−Ａｌｉｇｎｅｄ　　５ｉ
ｌｉｃｆｄｅ）　　トランジスタへの応用が注目されて
いる。
サリサイドトランジスタは、ＭＯＳ　（Ｍｅ　ｔ　ａｌ
　　０ｘｉｄｅ　　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）電界
効果トランジスタのゲート電極およびソース／ドレイン
領域の各表面のみに高融点金属シリサイド膜を形成した
ものである。サリサイドトランジスタの特徴は、金属シ
リサイド膜を選択的に形成することによって、その部分
の低抵抗化が図られることである。
従来のサリサイドトランジスタの断面構造は、第５図に
示すようになっている。同図を参照して、半導体基板１
上にゲート絶縁膜２を介して多結晶シリコンゲート電極
（以下「ゲート電極」と記す）３が形成されている。ゲ
ート電極３の両側部には、サイドウオール４が設けられ
、サイドウオール４の外側の半導体基板１表面には、ソ
ース／ドレイン領域となる拡散層５が形成されている。
ゲート電極３の上表面および拡散層５の表面には、タン
グステン、モリブデンなどの高融点全屈をシリサイド化
した金属シリサイド膜６が形成されている。各素子形成
領域は素子分離絶縁膜７で分離され、形成された素子の
表面は、層間絶縁膜８で覆われている。層間絶縁膜８に
は、ゲート電極３上および拡散層５の上にコンタクトホ
ール９が設けられ、その直下部には不純物拡散層１０が
形成されている。また各コンタクトホール９にはアルミ
ニウムなどによる金属配線１１が施されている。
次に、このサリサイドトランジスタの金属シリサイド膜
６をチタンシリサイドで形成する場合の製造工程につい
て第６Ａ図〜第６Ｅ図に基づいて説明する。
まず、通常のＭＯ３型ＬＤＤ　（Ｌｉｇｈｔ　１ｙＤｏ
ｐｅｄ　　Ｄｒａｉｎ）構造トランジスタの製造工程に
より、第６Ａ図に示すＭＯ８型ＬＤＤ構造を形成する。
すなわち、まずＰ型の半導体基板上にいわゆるＬＯＣＯ
３法によって、素子分離絶縁膜７に囲まれたトランスフ
ァゲート酸化膜２を形成する。その後、ポリシリコンの
膜厚を減圧ＣＶＤ法あるいはスパッタ法によってトラン
スファゲート酸化膜２上の全面に堆積させ、フォトエツ
チングよってゲート電極３を形成する。次にゲート電極
３をマスクとしてリンイオンなどのＮ型不純物を半導体
基板１表面に注入して低濃度の拡散１ｍ５ａを形成する
。さらにＣＶＤ法によって半導体基板１上の全面に二酸
化シリコンなどの絶縁膜を堆積させ、これに異方性エツ
チングを施してサイドウオール４を形成する。その後さ
らにゲート電極３とサイドウオール４をマスクとして、
砒素イオンなどのＮ型不純物を半導体基板１表面に注入
し、高濃度の拡散層５ｂを形成して、第６Ａ図に示す構
造が完成する。
次に、形成されたＭＯＳ型ＬＤＤ構造の表面全面に、ス
パッタリング法などにより所定の膜厚のチタン膜１２を
形成する（第６Ｂ図）。このチタン膜１２は、通常１０
〜１１００ｎの膜厚で形成される。
その後、６００℃〜７００℃の窒素雰囲気中で３０〜６
０分間程度熱処理を行なう。この熱処理は、真空中やア
ルゴン雰囲気中で行われる場合もある。このとき、チタ
ン膜１２がシリコン面と接する面、すなわち、ゲート電
極３の表面と拡散層５の表面のうち絶縁膜で覆われてい
ない領域では、チタンのモノシリサイド（ＴｉＳｉ）あ
るいはダイシリサイド（ＴｉＳｉ２）が形成される。そ
れに対し、シリコン酸化膜で覆われた領域すなわち素子
分離絶縁膜７とサイドウオール４の表面上のチタン膜１
２は、未反応のままかあるいは窒素と反応して窒化チタ
ン（Ｔ　ｉＮ）が形成される。したがって、硫酸と過酸
化水素水の混合液などの適当な溶液でＴｉＮや未反応の
Ｔｉを取除くことによって、ゲート電極３上およびソー
ス／ドレイン領域を形成する拡散層５上のみにチタンシ
リサイドを形成することができる（第６Ｃ図）。なお、
この時点のチタンシリサイドには、ＴｉＳｉ２のみでな
（Ｔｉ　Ｓ　ｉも含まれている。
その後さらに８００℃捏度の窒素雰囲気（真空中やアル
ゴン雰囲気の場合もある）中で所定時間熱処理を行なう
ことによって、完全なチタンダイシリサイド（ＴｉＳｉ
２）の層１３（以下単に「チタンシリサイド層１３」と
記載する）が形成される。
次に、層間絶縁膜８がＣＶＤ法によって堆積され、続い
て８００℃〜１０００℃の温度でのアニールが行なわれ
る（第６Ｄ図）。このアニールは、層間絶縁膜８にドー
プしたリンや臭素などを熱拡散させてその膜質を向上さ
せるとともに、リフローによってその平坦化を図るため
に行なうものであり、不可欠な工程である。
次に、ゲート電極３上および拡散層５上の所定の位置に
コンタクトホール９を開孔し、その位置の半導体基板１
上に拡散層５と同型であるＮ型の不純物（たとえばリン
）を注入する。
その後さらに８００℃〜１０００℃の熱処理を行なって
、コンタクトホール９の直下部に注入した不純物を熱拡
散させ、不純物拡散層１０を形成する。この工程により
、コンタクトホール９が拡散層５の領域から少し外れて
、素子分離絶縁膜７にかかる領域に位置する場合にも、
その部分にＮ型の不純物拡散層１０が形成されるため、
この部分の接触抵抗を小さくすることができる。また、
コンタクトホール９直下部の拡散層５の濃度が十分でな
い場合などに問題となる、ＰＮ接合における接合リーク
電流を低減させる作用がある。したがって、この工程は
自己整合作用を有することから、ＳＡＣ（Ｓｅｌｆ−Ａ
ｌ　ｉｇｎｅｄ　　Ｃｏｎｔａｃｔ）と呼ばれている。
最後に、アルミニウムなどで金属配線１１を形成し、サ
リサイドトランジスタが完成する（第６Ｅ図）。
このようにして形成されたチタンシリサイドを適用した
サリサイドトランジスタは、均一で良質のンリサイド膜
が形成されれば、その比抵抗が低いために、ゲート電極
３および拡散層５の部分の抵抗を、他の金属シリサイド
に比べて１０分の１以下に低減することができる。した
がって、より性能の優れたＭＯ３型トランジスタが得ら
れることになる。
チタンシリサイドの適用の可能性は、上記のサリサイド
トランジスタに限られず、他の耐熱性を要する半導体装
置の配線にも有効に用いられ得る。
たとえば、スタックドキャパシタセルを用いたＤＲＡＭ
　（Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｅｅｓｓ
　　Ｍｅｍｏｒｙ）のビット線の形成に適用され得る。
また相補型ＭＯＳトランジスタなどのブレーナ構造にお
ける分離素子間の配線接続や、その他の一般的な半導体
装置の配線にも適用の可能性がある。従って、尚集積化
に１↑っで電極や配線に低抵抗化が要求される半導体回
路形成の幅広い分野において、チタンシリサイドの適用
の要請が強くなってきている。
［発明が解決しようとする課題］ しかしながら、チタンシリサイドを適用して上記従来の
製造工程でサリサイドトランジスタを形ｌ戊する場合、
次のような間通があった。
まず、層間絶縁膜８をＣＶＤによって堆積した直後の８
００℃〜１０００℃でのアニールにより、第６Ｄ図に示
すように、チタンシリサイド１３に凝集が生じる。この
凝集の原因は、次のように考えられる。チタンシリサイ
ド膜１３が８００℃以上の高温になると、軟化し始め、
流動可能な状態になる。この流動は、第７Ａ図に矢印で
示すように、チタンシリサイド膜１３の表面あるいは拡
散層５との界面の方向に生じる。この流動によって、エ
ネルギ的により安定である界面エネルギが最小になる状
態、すなわち表面積が最小になるようにチタンシリサイ
ド膜１３の変形が生じる。したがって膜状であったもの
が、やがて１ｍ７Ｂ図のように部分的に塊状になるとこ
ろと、膜厚が極端に薄くなる部分とが発生する。この現
象によってチタンシリサイド膜１３の膜厚の均一性が失
われるだけでなく、完全に膜が途切れた状態になる場合
もある（第７Ｃ図）。したがって、チタンシリサイド膜
１３の導電性が劣化し、抵抗値が大幅に１曽加する。こ
のようにチタンシリサイドがアニール時に凝集を起こす
ことによって抵抗値が増大することについては、たとえ
ばｒｓＯＬ　Ｉ　Ｄ−３ＴＡＴＥ　　５ＣＩＥＮＣＥ　
　ＡＮＤ　　ＴＥＣＨＮＯＬＯＧＹ　　　Ｖｏｌ、］、
３３．Ｎｏ、１２．ｐ２６２１〜ｐ２６２５Ｊに詳細に
述べられている。
−例として、約４３ｎｍのチタンシリサイド層上にＣＶ
Ｄ法によって２００ｎｍのシリコン酸化膜を堆積し、９
００℃の窒素雰囲気中でアニールを行なった場合の、ア
ニール時間による抵抗値の変化を第８図のグラフに示す
。このグラフから、アニール時間が経過するとともに、
抵抗値が大幅に増加していることがわかる。
このようなチタンシリサイド１３の凝集は、不純物拡散
層１０を形成する際の熱処理においても発土し、その弊
害はさらに顕著になる。すなわち、流動がさらに進むと
、凝集した塊状のものがより大きく形成され、第７Ｃ図
に示すように拡散層５を貫通して、半導体基板１のＰ壁
領域に侵入してしまう場合もある。この状態まで進むと
、ＰＮ接合の接合リーク電流が３曽加するという問題が
生じる。
これらの現象により、ゲート電極３およびソース／ドレ
イン領域の低抵抗化というサリサイドトランジスタの目
的が達成されないだけでなく、リーク電流による誤動作
の原因にもなるという問題があった。
以上述べたチタンシリサイド膜の凝集は、サリサイドト
ランジスタを形成する場合に限らず、上述したメモリセ
ルのビット線の形成、あるいは−般的な高耐熱配線にチ
タンシリサイドを形成する場合の共通の問題点といえる
。それは、注入された不純物を拡散させるためやコンタ
クト部分の接触抵抗を低減させるために８００℃以上の
アニルを行なうことが必要となる場合が多いからである
。
８００°Ｃ〜１０００°Ｃでのアニールにおける凝集は
、チタンシリサイドＯｈの現象であって、タングステン
やモリブデンなどの他の高融点金属のシリサイドには生
じない。したがって、タングステンシリサイドなどに代
わって、より比抵抗の低いチタンシリサイドをサリサイ
ドトランジスタなどに有効に適用するためには、この凝
集の問題を解決することが課題となっていた。
本発明は上記従来の問題点に鑑み、８００℃〜１０００
℃でのアニールの際にも凝集を生じることのない、高耐
熱チタンシリサイドを得ることを目的とする。
［課題を解決するための手段］ 本発明の高耐熱チタンシリサイドの製造方法は、まず、
シリコンの結晶体表面を含む面上にチタンを堆積させて
、所定厚さのチタン膜を形成した後に、真空中あるいは
酸化反応を生じない雰囲気中においてチタン膜の熱処理
を行ない、チタンシリサイド膜を形成する。その後、酸
素雰囲気中において、６００℃以上１０００℃以下の温
度で所定時間熱処理を行ない、チタンシリサイド膜の表
面を酸化する工程を有することを特徴とする。
［作用コ 本発明によれば、チタンシリサイド膜を形成した後に、
酸素雰囲気中において６００℃以上１０００℃以下で熱
処理を行なうことにより、チタンシリサイド膜の表面が
酸化される。その結果チタンシリサイド膜の表面に酸化
チタン（ＴｉＯア）や酸化シリコン（ＳｉＯ２）の膜が
形成される。
このようにしてチタンシリサイド膜の表面上に形成され
た酸化膜は、チタンシリサイド膜との界面において強固
な密着状態にある。また酸化膜は高度な耐熱性を有し、
１０００℃以下においては軟化しない。したがって、そ
の後の８００℃以上１０００℃以下程度での７ニールな
どの熱処理において、チタンシリサイド膜が軟化し、流
動しようとしても、酸化膜によってその移動が阻止され
る。その結果チタンシリサイドの凝集が抑制され、熱処
理後もチタンシリサイド膜の膜厚の均一性が保たれる。
なお、酸化雰囲気中でチタンシリサイド膜の熱処理温度
の下限を６００℃としたのは、６００℃を下まわると充
分な酸化反応が起こらず、必要な酸化膜が形成されない
からである。また上限を１０００℃としたのは、１００
０℃を越えると、酸化膜が形成される前にチタンシリサ
イド膜が軟化して流動し始め、凝集が土じてしまうから
である。
［実施例］ 以下本発明の一実施例を図面を参照しながら説明する。
第１Ａ図〜第１Ｆ図は、本発明をサリサイドトランジス
タの製造工程に適用した実施例の各工程を示している。
本実施例においては、まず従来と同様に通常のＭＯ５型
ＬＤＤ構造トランジスタを形成する（第１Ａ図）。すな
わち、半導体基板１上にゲート絶縁膜２を介してゲート
電極３を形成する。ゲート電極３の側面にはサイドウオ
ール４が設けられ、その直下の外側の半導体基板１表面
上には、ソース／ドレイン領域をなす拡散層５が形成さ
れる。
また各素子形成領域は、素子分離領域７によって分離さ
れる。
次に、形成されたＭＯ３型ＬＤＤ構造の表面全面に、ス
パッタリングなどにより所定の膜厚のチタン膜１２を形
成する（第１Ｂ図）。
その後、６００℃〜７００℃の窒素雰囲気中３０分〜６
０分間熱処理を行なう。この熱処理は、真空Φあるいは
アルゴン雰囲気などの酸化を生じない雰囲気中でも行う
ことができる。このとき、チタン膜１２がシリコン膜と
接する面、すなわちゲート電極３の表面と拡散層５の表
面のうち絶縁膜で覆われていない領域では、チタンモノ
シリサイド（ＴｉＳｉ）あるいはチタンダイシリサイド
（ＴｉＳｉ２）が形成される。それに対し、シリコン酸
化膜で覆われた領域、すなわち素子分離絶縁膜７とサイ
ドウオール４の表面上のチタン膜１２では、未反応のま
まＴｉが残存するか、あるいは窒素と反応して窒化チタ
ン（Ｔ　ｉ　Ｎ）が形成される。したがって、硫酸と過
酸化水素水の混合液などの適当な溶液でＴｊＮや未反応
のＴｉを取除くことによって、ゲート電極３上およびソ
ース／ドレイン領域を形成する拡散層５上のみにチタン
シリサイド（この時点では、ＴｉＳｉ２のみでな（Ｔｉ
Ｓｉも含まれている）を形成することができる（第１Ｃ
図）。
その後さらに８００℃程度の窒素雰囲気（真空中やアル
ゴン雰囲気の場合もある）中で所定時間熱処理を行なう
ことによって、完全なチタンダイシリサイド（ＴｉＳｉ
２）の膜１３（以下単に「チタンシリサイド膜１３」と
記す）が形成される。
以上の工程は、既に述べた従来のサリサイドトランジス
タの製造］二程と同様である。本実施例が従来の製造方
法と累なるのは、チタンシリサイド膜１３が形成された
後、酸化のための熱処理を行なう点である。
すなわち、チタンシリサイド膜１３形成後、酸素雰囲気
中において、６００℃以上１０００℃以下の温度で約３
０秒以上熱処理を行なう。この熱処理により、チタンシ
リサイド膜１３の表面が酸化されて、酸化チタン（Ｔｉ
Ｏｘ）あるいは酸化シリコン（ＳｉＯｚ）の膜が形成さ
れる（第１Ｄ図）。
なお、この熱処理は、８００℃以上９００℃以下で行な
うことが好ましい。また、６００℃を下まわる温度では
充分な酸化反応が起こらず、目間をかけても必要な酸化
膜は形成されない。１０００℃を越えると、酸化膜が形
成されるより前にチタンシリサイド膜が軟化して流動し
始め、凝集が生じてしまう。
次に、層間絶縁膜８がＣＶＤ法によって堆積され、続い
て８００℃以上１０００℃以下の温度でアニールが行な
われる（第１Ｅ図）。このアニルは、層間絶縁膜８にド
ープしたリンや臭素などを熱拡散させて、その膜質を向
上させるとともに、リフローによってその平坦化を図る
ために行なうものである。
従来の製造方法においては、このアニールの際にチタン
シリサイド膜１３に凝集が生じるという問題があった。
しかし本実施例においては、第１Ｅ図に示すように、ア
ニール後もチタンシリサイド膜１３の凝集が生じること
なく、均一な膜厚が保たれる。
層間絶縁膜８のアニールを行なった後、従来と同様に、
ＳＡＣによってコンタクトホール９および不純物拡散層
１０を形成し、さらに金属配線１１を施すことによって
、サリサイドトランジスタが完成する（第１Ｆ図）。な
おＳＡＣにおいて不純物拡散層１０を形成する際に行な
う熱処理を経た後も、やはり第１Ｆ図に示すようにチタ
ンシリサイド膜１３は凝集を生じることなく、膜厚が均
一に保たれている。
本実施例において、チタンシリサイド膜１３を形成した
後に、酸素雰囲気中で熱処理をすることによる作用は、
次のように考えられる。
チタンシリサイド膜１３を酸素雰囲気中において６００
℃〜１０００℃で熱処理を行なうと、チタンシリサイド
が軟化して流動し始める前に、チタンシリサイド膜１３
表面の酸化反応が進み、酸化チタン（ＴｉＯｘ）や酸化
シリコン（Ｓ　ｉ０２　）の膜が形成される。このよう
にして形成された酸化膜は、８００℃〜１０００℃の熱
処理時においても軟化することなく、またチタンシリサ
イド膜１３の表面に強固に密着状態にある。したがって
、このチタンシリサイド膜１３の表面の熱酸化を約３０
秒以上行なって適当な厚さの酸化膜１４が形成されると
、その後に８００℃〜１０００℃でのアニールを行なっ
た際にチタンシリサイドが軟化しても、酸化膜１４によ
ってその流動か阻止される。よってチタンシリサイド膜
１３の凝集か生しることもなく、その膜厚が均一に保た
れて批抗値の増加が防止されることになる。
なお、酸素雰囲気中の熱処理において、チタンシリサイ
ド膜１３の凝集が生じないのは、チタンシリサイド膜が
軟化して流動をし始めるより前に、それを阻止する酸化
膜１４が形成されるためであると考えられる。
第２図のグラフに、酸化膜１４の形成によるチタンシリ
サイド膜３の凝集抑制の効果を実証する実験データを示
す。このグラフのデータは、約４８ｎｍのチタンシリサ
イド膜形成後に、酸素雰囲気中で８００℃〜９００°Ｃ
２３０秒〜９０秒の熱処理を行なった膜に対して凝集性
を調べた結果を示している。凝集性のＪ・１価は、熱酸
化を経たチタンシリサイド膜１３上に２００ｎｍのシリ
コン酸化膜をＣＶＤ法で堆積した後に、９００℃の窒素
雰囲気中で熱処理した場合のチタンシリサイド膜のンー
ト抵抗を、所定の熱処理時間ごとにＡ１１ｌ定すること
によって行なった。
この測定結果から、チタンシリサイド形成後に酸素雰囲
気中で熱処理を施すことにより、その後の熱処理に伴な
う抵抗上昇か大幅に抑制されていることがわかる。
以上述べたように本実施例によれば、チタンシリサイド
を適用したサリサイドトランジスタの製造工程において
、層間范縁膜８のリフローあるいはＳＡＣの熱拡散を目
的とするアニールの際のチタンシリサイド膜１３の凝集
を抑制することができる。したがって、ゲート電極３お
よびソース／ドレイン領域の抵抗を低く保つことができ
るとともに、ソース／ドレイン領域の接合リーク特性の
劣化も防止され、高性能のサリサイドトランジスタを得
ることができる。
なお上記実施例では、チタンシリサイド膜形成直後に酸
素雰囲気中の熱処理を行なう方法について示したが、形
成されたチタンシリサイド膜の表面に３００ｎｍ程度以
下の膜厚のシリコン酸化膜を形成後に、酸素雰囲気中の
熱処理を行なっても、同様の効果を臀ることができる。
たとえば、チタンシリサイド膜形成後に、１１００ｎの
シリコン酸化膜をＣＶＤ法で堆積し、その後８００℃〜
９５０℃で酸素雰囲気中の熱処理を３０分間施した場合
の、第２図と同様のグラフを第３図に示す。
シリコン酸化膜形成後の酸素雰囲気中での熱処理によっ
ても、その後の９００℃でのアニールによる抵抗の上昇
は極めて小さく、凝集耐性が改善されていることがわか
る。これは、熱酸化中に酸素がシリコン酸化膜を容易に
貫通することによるものと考えられる。
第３図のグラフに示したのは、チタンシリサイド膜表面
にシリコン酸化膜を形成した後に熱酸化した場合の例で
あるが、シリコン酸化膜にリンやほう素をドープしたＰ
ＳＧやＢＰＳＧの膜の場合にも同様な特性が得られるこ
とが確認されている。
このように、チタンシリサイド膜上にシリコン酸化膜等
を形成した状態での酸化膜形成は、特に多層回路を形成
する際に有効である。すなわち複数層の回路を形成した
後に１度にチタンシリサイドの熱酸化を行なうことがで
き、工程数の減少を図ることができる。
上記実施例は、チタンシリサイドを用いたサリサイドト
ランジスタに本発明を適用した場合の例を示したが、本
発明の用途はこれに限られるものではない。
たとえば、ＭＯ３型電界効果トランジスタのゲート電極
表面あるいはソース／ドレイン領域表面のいずれか一方
にチタンシリサイドを形成することもできる。この場合
は、チタン膜をｊｌ［積させる時点で、チタンシリサイ
ドを形成不要なシリコン表面にマスクを施せばよい。
また第４図に示すようなスタックドキャパシタ型メモリ
セルのビット線形成に、本発明の高耐熱チタンシリサイ
ドを適用することも可能である。
スタックドキャパシタ型メモリセルは、ＤＲＡＭ用のメ
モリセルとしてＧ用である。このメモリセルは、第４図
を参ｊｊ４（して、シリコン基板２１の主面上に拡散形
成された不純物拡散層２２に接して形成された下部電極
２３と、電荷蓄積用絶縁膜２４を介して形成された上部
電極２５の間に電荷が蓄積される。このように構成され
たキャパシタ部は、素子分離領域２６で分離されるとと
もに層間絶縁膜２７で覆われている。キャパシタ部は扱
数個配列されており、ワード線２８とビット線２９によ
り相互に配線されている。ビット線の形成には、通常ア
ルミ線なども用いられるが、高集積化に１？なって比抵
抗の小さいチタンシリサイド適用の要請も強い。チタン
シリサイドでビット線を形成する場合には、まず層間絶
縁膜２７で覆われた素子の表面上の、ビット線２９を形
成すべき領域にＣＶＤ法などによって多結晶シリコン膜
を形成する。次に、この多結晶シリコン膜上にスパッタ
リングなどによって所定の膜厚のチタン膜を堆積させ、
さらに６００℃〜７００℃の窒素雰囲気中で所定ｎ、＋
７間熱処理し、チタンシリサイド膜２９ａを１ド成する
。その後、酸素雰囲気中において６００℃〜１０００℃
（好ましくは８００℃〜９００℃）て熱処理を行なうこ
とにより、チタンシリサイド２９ａの表面上にＴｉＯｘ
、ＳｉＯ□などの酸化膜が形成される。この場合におい
ても、ビット線２９と不純物拡散層２２ｂとの接合面に
おける接触抵抗を低減させる目的で、ビット線２つ形成
後に８００℃〜１０００℃でのアニールが必要となる。
よって酸化膜２９ｂを形成しなければ、アニールの際に
チタンシリサイド膜２９ａが凝集してしまう。そのため
、ビット線２つの抵抗値が地太し、メモリセルの特性が
劣化する。したがってこの場合においても、本発明を適
用することによって初めて、チタンシリサイドを用いた
良質のメモリセルが得られることになる。
その他、たとえば相補型ＭＯＳトランジスタなどのプレ
ーナ構造の配線や、半導体回路の他の一般的な配線形成
において、後にアニールが必要になる場合にも、チタン
シリサイドを適用することが可能となる。したがって、
日々高集積化が進む半導体装置の配線に、比抵抗の小さ
いチタンシリサイドを適用するという業界の要請に幅広
く応えることができる。
°［発明の効果］ 本発明によれば、チタンシリサイドを予め急峻化するこ
とにより、その表面に形成される酸化膜によって、その
後のアニール工程におけるチタンシリサイドの凝集が抑
制される。したがってチタンシリサイド膜の膜厚を均一
に保つことができ、アニールによるチタンシリサイド膜
の抵抗の増加を極めて小さくすることができる。その結
果、高融点金属シリサイドの中で最も比抵抗の小さいチ
タンシリサイドを、サリサイドトランジスタやメモリセ
ルなどに幅広く適用できるようになり、高集積化が進む
半導体装置へのチタンシリサイドを適用可能にするとい
う業界の要請に応えることが可能となる。
【図面の簡単な説明】
第１Ａ図〜第１Ｆ図は、本発明をサリサイドトランジス
タの製造に適用した場合の一実施例の各工程を示す図で
ある。 第２図および第３図は、本発明の製造方法によって形成
されたチタンシリサイド膜の抵抗特性を示す図である。 第４図は、本発明をスタックドキャパシタ型メモリセル
のビット線形成に適用した場合の、断面構造の一例を示
す図である。 第５図は従来の金属シリサイドサリサイドトランジスタ
の構造を示す断面図、第６Ａ図〜第６Ｅ図は従来のサリ
サイドトランジスタの製造工程を示す断面図である。 第７Ａ図〜第７Ｃ図は従来法でチタンシリサイド膜を形
成した場合の、アニール峙の凝集の様子を示す断面図、
第８図は従来法で形成されたチタンシリサイド膜の抵抗
特性を示す図である。 図において、１は半導体基板、３はゲート電極、５は拡
散層、１３，２９ａはチタンシリサイド膜、１４．２９
ｂは酸化膜である。 なお、図中、同一７コ号は同一、または…当部分を示す
。

Claims (1)

  1. 【特許請求の範囲】 シリコンの結晶体表面を含む面上にチタンを堆積させて
    、所定厚さのチタン膜を形成する工程と、真空中あるい
    は酸化反応が生じない雰囲気中において、前記チタン膜
    の熱処理を行ない、チタンシリサイド膜を形成する工程
    と、 酸素雰囲気中において、６００℃以上１０００℃以下の
    温度で所定時間熱処理を行ない、前記チタンシリサイド
    膜の表面を酸化する工程と、からなる高耐熱チタンシリ
    サイドの製造方法。
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