JPH0371768B2 - - Google Patents

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JPH0371768B2
JPH0371768B2 JP57085937A JP8593782A JPH0371768B2 JP H0371768 B2 JPH0371768 B2 JP H0371768B2 JP 57085937 A JP57085937 A JP 57085937A JP 8593782 A JP8593782 A JP 8593782A JP H0371768 B2 JPH0371768 B2 JP H0371768B2
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Japan
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fet
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film
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JP57085937A
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Shoichi Kagami
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Toshiba Corp
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Tokyo Shibaura Electric Co Ltd
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Description

【発明の詳細な説明】 発明の技術分野 この発明は半導体装置の製造方法に係り、特に
配線部分及び電極部分におけるオーミツク接触の
改良を考慮した半導体装置の製造方法に関する。
発明の技術的背景及び問題点 従来より、半導体装置の電極及び配線に耐酸性
及び耐熱性に優れており、また自己整合法を適用
し得るため、多結晶シリコンが多く用いられて来
た。しかしし、多結晶シリコンは比抵抗が高く素
子の高速動作には不利であることが分かつてき
た。
一方、最近、金属硅化物を用いる方法も着目さ
れているが、金属硅化物では配線等に必要なオー
ミツク接続ができない。このため、例えばリンを
ドーピングしたMoSi2膜を使用したり、MoSi2膜
とSi基板との界面にイオン注入するなどの方法が
採られている。これらの方法は多結晶シリコンを
用いた製造方法と類似しておらず既存の設備を利
用できなかつたり危険性が大きく、またオーミツ
ク性が悪いなど欠点がある。
発明の目的 この発明は、以上の様な実情に基づいて成され
たものであり、金属及び金属硅化物の電極又は配
線を有し且つこれらの電極又は配線の基板とのオ
ーミツク性の良く、信頼性の高いまた高速動作の
期待できる半導体装置の製造方法を提供すること
を目的とする。
発明の概要 この目的を達成するため、この発明によれば、
半導体基板表面に絶縁膜を形成してその絶縁膜上
及びその絶縁膜を除去した部分に金属及び硅素を
同時に蒸着させた配線用及び電極用の膜を形成す
る工程と、この膜の表面から前記半導体基板の界
面に対して多量の不純物を導入する工程とを素子
の半導体領域を形成する工程に先立つて実行する
様にする。
すなわち、この発明によれば、電極又は配線材
料として金属及び金属硅化物を用い表面からガス
拡散又は固体拡散により、半導体基板との界面に
多量に不純物を膜厚に関係なくドープしオーミツ
ク性を持たせ、また下地物質が絶縁物の場合には
自己整合的に半導体領域側に不純物がドープされ
ないようにするものである。
発明の実施例 以下、添付図面に従つてこの発明の実施例を説
明する。以下に説明する実施例は、ｎチヤネル
MOS・FETの製造にこの発明を適用した例を示
すものであるが、この発明はこの実施例に限定さ
れるものではない。
先づ、第１図に示す様に、ｐ型のシリコン基板
１を熱酸化し約8000Åのシリコン酸化膜２を形成
してパターニングする。この後、更に酸化し約
800Åのゲート酸化膜３を形成し（第２図）、また
電極部分のパターニングをする。
次に、第３図に示す様に、シリコンSiとモリブ
デンMoを同時に蒸着し約5000ÅのMoSi2膜４を
形成する。ここで、表面からPOCl3の拡散５を
1000℃で15分間行うことにより、MoSi2膜４の比
抵抗が下がると同時に、シリコン基板１と膜４の
接している部分にだけ自己整合的にリンＰがシリ
コン基板１にドープされオーミツク接触の領域６
が形成される。
この後、パターニング工程を経て80KeVでヒ
素Asのイオン注入を行い第４図に示すようにソ
ース領域７ａ及びドレイン領域７ｂを形成する。
最後に、CVD法によるSiO2膜８を形成しパツシ
ベーシヨン膜とする。尚、相互接続配線並びに入
出力配線は例えばアルミニウム膜９をもつて形成
する。
尚、シリコン酸化膜２は絶縁を目的とするもの
であるから他の材料を用いてよいのはもちろんの
ことである。
発明の効果 本発明は上述のように、配線用および電極用の
膜としてシリサイドを用いるから多結晶シリコン
の配線および電極に比べて比抵抗が小さく高速動
作の可能なFETを提供することができる。また
金属シリサイドを通して不純物を導入するからオ
ーミツク接触領域を形成すべきシリコン基板の部
分に自己整合的にしかも高濃度に不純物を導入で
き、この結果高密度LSIを製造することができ
る。
【図面の簡単な説明】
第１図乃至第４図はこの発明の実施例に係る半
導体装置の製造方法を示す工程図である。 １…半導体基板、２，３…シリコン酸化膜、４
…MoSi2膜、５…拡散ガス、６…オーミツク接触
領域、７ａ，７ｂ…ソース及びドレイン領域、８
…CVDシリコン酸化膜、９…アルミニウム膜。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の表面上に絶縁膜を形成し、前記
    基板表面から前記絶縁膜を除去して前記基板の露
    出部を形成し、 前記露出部および絶縁膜上に金属およびシリコ
    ンを同時に蒸着することにより前記絶縁膜上およ
    び前記基板の露出部上に金属シリサイドを形成
    し、 前記金属シリサイドを通して前記金属シリサイ
    ドで覆われた基板の外部から前記基板の表面に不
    純物を導入し、金属シリサイドの固有の抵抗値を
    減じて前記基板の前記露出部にFETのソースお
    よびドレインの少なくとも一方のためのオーミツ
    ク接触領域を形成し、 前記基板中に前記FETの前記ソース領域およ
    び前記ドレイン領域を形成する FETの製造方法。 ２ 特許請求の範囲第１項記載の方法において、 前記オーミツク接触領域は前記基板と前記金属
    シリサイドとの間の接触領域に形成されたFET
    の製造方法。 ３ 特許請求の範囲第１項記載の方法において、 シリコンが前記絶縁膜および前記基板の前記露
    出部上に蒸着され前記シリサイドが形成される前
    にポリシリコン層を形成し、 前記オーミツク接触領域は前記基板と前記ポリ
    シリコン層の接触領域に形成される、 FETの製造方法。
JP57085937A 1982-05-21 1982-05-21 半導体装置の製造方法 Granted JPS58202525A (ja)

Priority Applications (4)

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JP57085937A JPS58202525A (ja) 1982-05-21 1982-05-21 半導体装置の製造方法
DE8383105022T DE3374102D1 (en) 1982-05-21 1983-05-20 Method of making ohmic contacts regions and device manufactured by the method
US06/496,581 US4536943A (en) 1982-05-21 1983-05-20 Method of manufacturing a FET
EP83105022A EP0098941B1 (en) 1982-05-21 1983-05-20 Method of making ohmic contacts regions and device manufactured by the method

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JPS58202525A JPS58202525A (ja) 1983-11-25
JPH0371768B2 true JPH0371768B2 (ja) 1991-11-14

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EP (1) EP0098941B1 (ja)
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Also Published As

Publication number Publication date
DE3374102D1 (en) 1987-11-19
EP0098941A1 (en) 1984-01-25
JPS58202525A (ja) 1983-11-25
US4536943A (en) 1985-08-27
EP0098941B1 (en) 1987-10-14

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