JPH0346415A - ディジタル・アナログ変換回路 - Google Patents
ディジタル・アナログ変換回路Info
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- JPH0346415A JPH0346415A JP1181847A JP18184789A JPH0346415A JP H0346415 A JPH0346415 A JP H0346415A JP 1181847 A JP1181847 A JP 1181847A JP 18184789 A JP18184789 A JP 18184789A JP H0346415 A JPH0346415 A JP H0346415A
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- 238000006243 chemical reaction Methods 0.000 title description 6
- 238000004364 calculation method Methods 0.000 abstract description 13
- 230000003111 delayed effect Effects 0.000 abstract description 10
- 230000010354 integration Effects 0.000 abstract description 8
- 238000005070 sampling Methods 0.000 abstract description 6
- 238000000034 method Methods 0.000 description 10
- 238000013139 quantization Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/3031—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path
- H03M7/3033—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs
- H03M7/304—Structural details of digital delta-sigma modulators characterised by the order of the loop filter, e.g. having a first order loop filter in the feedforward path the modulator having a higher order loop filter in the feedforward path, e.g. with distributed feedforward inputs with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
-
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- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3024—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M7/3028—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ΔΣ変変調上１ビツトディジタル・アナロ
グ変換回路（以下「１ビツトＤＡＣＪという）に関し、
帰還データの演算を簡略化して、演算時間の短縮化を図
ったものである。
グ変換回路（以下「１ビツトＤＡＣＪという）に関し、
帰還データの演算を簡略化して、演算時間の短縮化を図
ったものである。
１ビツトＤＡＣは、マルチビット（例えば１６ビツト）
のディジタル信号を再量子化して１ビツトのディジタル
信号に変換してからアナログ信号に変換することにより
、Ｄ／Ａ変換におけるゼロクロスひずみや非直線ひずみ
を原理的になくそうとするものである。
のディジタル信号を再量子化して１ビツトのディジタル
信号に変換してからアナログ信号に変換することにより
、Ｄ／Ａ変換におけるゼロクロスひずみや非直線ひずみ
を原理的になくそうとするものである。
１ビツトＤＡＣは、基本的にΔ変調形として実現されて
いる。これは、過去のデータを蓄積した値を入力に負帰
還して、入力信号と比較するもので、入力信号が帰還信
号よりも大きかった場合（言い換えると変化分が＋であ
った場合）には、コンパレータである１ビツト量子化し
て１ビットディジタルデータとして出力が“ｌｏとなり
、入力信号の方が低かった場合（変化分が−であった場
合）には１ビ・ソト量子化して１ビットディジタルデー
タとして出力は“０”となる。そして、次のデータと比
較される帰還信号は、出力が“１”となった場合には増
加し、′０”の場合は低下する。これにより、１ビツト
量子化器からは、入力データの変化分に対応した１ビッ
ト信号が出力され、これを積分器に通すことにより、入
力データに対応したアナログ出力が得られる。
いる。これは、過去のデータを蓄積した値を入力に負帰
還して、入力信号と比較するもので、入力信号が帰還信
号よりも大きかった場合（言い換えると変化分が＋であ
った場合）には、コンパレータである１ビツト量子化し
て１ビットディジタルデータとして出力が“ｌｏとなり
、入力信号の方が低かった場合（変化分が−であった場
合）には１ビ・ソト量子化して１ビットディジタルデー
タとして出力は“０”となる。そして、次のデータと比
較される帰還信号は、出力が“１”となった場合には増
加し、′０”の場合は低下する。これにより、１ビツト
量子化器からは、入力データの変化分に対応した１ビッ
ト信号が出力され、これを積分器に通すことにより、入
力データに対応したアナログ出力が得られる。
Δ変調形１ビットＤＡＣは構造が簡単であるが、１ビッ
ト信号に再量子化したことによる量子化ノイズが周波数
的にフラットなホワイトノイズとなるため、可聴帯域の
Ｓ／Ｎが悪い。
ト信号に再量子化したことによる量子化ノイズが周波数
的にフラットなホワイトノイズとなるため、可聴帯域の
Ｓ／Ｎが悪い。
そこで、低い周波数領域の量子化ノイズを高い周波数領
域に追いやって、可聴帯域のＳ／Ｎを改善する方式とし
てΔΣ変調形（別名ノイズ・シェービング形）が開発さ
れている。このノイズ・シェービングの技術は、量子化
前にローブ−スト、量子化後にローカットを行なって、
信号の周波数特性を変えずに、低い周波数の量子化ノイ
ズを下げるようにしたものである。
域に追いやって、可聴帯域のＳ／Ｎを改善する方式とし
てΔΣ変調形（別名ノイズ・シェービング形）が開発さ
れている。このノイズ・シェービングの技術は、量子化
前にローブ−スト、量子化後にローカットを行なって、
信号の周波数特性を変えずに、低い周波数の量子化ノイ
ズを下げるようにしたものである。
２次ΔΣ変調形１ビットＤＡＣの基本構成を第２図に示
す。入力されるマルチビット（例えば１６ビツト）ディ
ジタル信号Ｘは、加算器１１に入力されて、１ビツト量
子化器１０の出力を１サンプル遅延回路１６で遅延した
信号との差がとられる。この差信号は、加算器１２と１
サンプル遅延回路１８で構成される第１の積分回路２０
で積分される。
す。入力されるマルチビット（例えば１６ビツト）ディ
ジタル信号Ｘは、加算器１１に入力されて、１ビツト量
子化器１０の出力を１サンプル遅延回路１６で遅延した
信号との差がとられる。この差信号は、加算器１２と１
サンプル遅延回路１８で構成される第１の積分回路２０
で積分される。
第１の積分回路２０の出力は加算器１３に入力され、前
記１サンプル遅延回路１６の出力との差がとられる。こ
の差信号は、加−算器１４と遅延回路２６で構成される
第２の積分回路２８で積分される。
記１サンプル遅延回路１６の出力との差がとられる。こ
の差信号は、加−算器１４と遅延回路２６で構成される
第２の積分回路２８で積分される。
第２の積分回路２８の出力は、１ビツト量子化器１０に
入力される。１ビツト量子化器１０はゼロクロスコンパ
レータで構成され、第２の積分回路２８の出力極性に応
じて２値（正の最大値、負の最大値）を出力し、これが
１ビツト量子化出力Ｙとなる。
入力される。１ビツト量子化器１０はゼロクロスコンパ
レータで構成され、第２の積分回路２８の出力極性に応
じて２値（正の最大値、負の最大値）を出力し、これが
１ビツト量子化出力Ｙとなる。
第２図の２次ΔΣ形１ビットＤＡＣが成立するためには
、加算器１１〜１４の処理全体が出力Ｙの１出力サンプ
ル時間内に終了しなければならない。
、加算器１１〜１４の処理全体が出力Ｙの１出力サンプ
ル時間内に終了しなければならない。
ところが、加算器１１〜１４での加算処理は、下位ビッ
トの桁上りの有無がわからなければ上位ビットの処理が
できないから、データビット数分の処理時間がかかる。
トの桁上りの有無がわからなければ上位ビットの処理が
できないから、データビット数分の処理時間がかかる。
例えば、ディジタル・オーディオ（ＣＤ、ＤＡＴ等）で
用いられている１６ビツト２′ Ｓコンブリメント符号
では、人力信号が１６ビツトで、帰還信号が従来は 正の最大値： ０１１１ １１１１ １１１１ １１１１１６進表記で
７ＦＦＦＨ）、または 負の最大値： １０００ ００００ ００００ ０００１（同８００１
Ｈ） の１６ビツトデータで処理していたので、１回の加算処
理に１演算が確定するのに要する時間の１６倍の時間を
要し、しかも加算器１１〜１４は直列処理されるので、
全体で考えれば少くともさらにその４倍すなわち６４倍
の時間が必要となっていた。このため、データビット数
を増加（例えば２０ビツト）したり、サンプリング周波
数を上昇（例えば１０ＭＨｚ以上）すると、出力Ｙの１
出力サンプル時間内に加算器１１〜１４での処理を全て
終了するのが困難になっていた。
用いられている１６ビツト２′ Ｓコンブリメント符号
では、人力信号が１６ビツトで、帰還信号が従来は 正の最大値： ０１１１ １１１１ １１１１ １１１１１６進表記で
７ＦＦＦＨ）、または 負の最大値： １０００ ００００ ００００ ０００１（同８００１
Ｈ） の１６ビツトデータで処理していたので、１回の加算処
理に１演算が確定するのに要する時間の１６倍の時間を
要し、しかも加算器１１〜１４は直列処理されるので、
全体で考えれば少くともさらにその４倍すなわち６４倍
の時間が必要となっていた。このため、データビット数
を増加（例えば２０ビツト）したり、サンプリング周波
数を上昇（例えば１０ＭＨｚ以上）すると、出力Ｙの１
出力サンプル時間内に加算器１１〜１４での処理を全て
終了するのが困難になっていた。
この発明は、前記従来の技術における欠点を解決して、
帰還データの演算を簡単化して、演算時間の短縮化を図
り、データビット数の増加やサンプリング周波数の上昇
に対応できるようにした１ビツトＤＡＣを提供しようと
するものである。
帰還データの演算を簡単化して、演算時間の短縮化を図
り、データビット数の増加やサンプリング周波数の上昇
に対応できるようにした１ビツトＤＡＣを提供しようと
するものである。
この発明は、入力される多ビットディジタルデータに帰
還データを加算してその加算結果を出力する加算器と、
前記加算結果を積分する積分器と、この積分して１ビッ
トディジタルデータとして出力を量子化して１ビツトデ
イジタルデータとして出力する量子化器とを有し、この
量子化して１ビットディジタルデータとして出力に基づ
き前記入力ディジタルデー夕に対応する出力に基づき前
記入力ディジタルデータにしたディジタル・アナログ変
換回路において、前記帰還データは下位ビットをＯとす
ると共に、０以外の上位ビットのみ前記加算器で加算す
るようにしたことを特徴とするものである。
還データを加算してその加算結果を出力する加算器と、
前記加算結果を積分する積分器と、この積分して１ビッ
トディジタルデータとして出力を量子化して１ビツトデ
イジタルデータとして出力する量子化器とを有し、この
量子化して１ビットディジタルデータとして出力に基づ
き前記入力ディジタルデー夕に対応する出力に基づき前
記入力ディジタルデータにしたディジタル・アナログ変
換回路において、前記帰還データは下位ビットをＯとす
ると共に、０以外の上位ビットのみ前記加算器で加算す
るようにしたことを特徴とするものである。
この発明によれば、帰還データの下位ビットをＯとする
と共に、０以外の上位ビットのみを帰還するようにした
ので、帰還データの加算処理が簡単化し、演算時間が短
縮化される。
と共に、０以外の上位ビットのみを帰還するようにした
ので、帰還データの加算処理が簡単化し、演算時間が短
縮化される。
この発明の一実施例を第１図に示す。ここでは、２次Δ
Σ変調形１ビットＤＡＣとして構成して、入力データと
して１６ビツト２′ ｓコンブリメント符号を用いた場
合について説明する。
Σ変調形１ビットＤＡＣとして構成して、入力データと
して１６ビツト２′ ｓコンブリメント符号を用いた場
合について説明する。
また、この実施例では、帰還信号を
正の帰還信号：
０１ ００００ ００００ ０ｏｏｏ ｏｏｏ。
（１６進表記で１００００Ｈ）
負の帰還信号：
１１ ００００ ００００ ００００ ０００
０（同３００００Ｈ） とした場合について示している。この場合、上位２ビツ
トを除き全て“０”であるので、これら下位ビットは帰
還演算には不要である。したがって、上位２ビツトのみ
帰還するようにして、帰還演算を簡略化して、演算時間
の短縮化を図っている。
０（同３００００Ｈ） とした場合について示している。この場合、上位２ビツ
トを除き全て“０”であるので、これら下位ビットは帰
還演算には不要である。したがって、上位２ビツトのみ
帰還するようにして、帰還演算を簡略化して、演算時間
の短縮化を図っている。
第１図の回路は、人力データＸを２回積分する積分回路
３０．４４ （前記第２図の回路の積分回路２０．２８
に対応）と帰還用の加算器５６゜６０（同減算器１１．
１３に対応）を具えている。
３０．４４ （前記第２図の回路の積分回路２０．２８
に対応）と帰還用の加算器５６゜６０（同減算器１１．
１３に対応）を具えている。
なお、２′ ｓコンブリメント符号はＭＳＢ（最上位ビ
ット）がサインビットすなわち極性を表わすので、この
ＭＳＢをそのまま１ビツト量子化出力Ｙとすることによ
り、独立した１ビツト量子化器（第２固持号１０）を不
要にしている。
ット）がサインビットすなわち極性を表わすので、この
ＭＳＢをそのまま１ビツト量子化出力Ｙとすることによ
り、独立した１ビツト量子化器（第２固持号１０）を不
要にしている。
積分回路３０．４４は１６ビツトデータを上位ビットと
下位ビットに分けて処理している。すなわち、下位ビッ
トについては加算器３４での演算終了後に加算器４５で
の演算処理を行なっている。
下位ビットに分けて処理している。すなわち、下位ビッ
トについては加算器３４での演算終了後に加算器４５で
の演算処理を行なっている。
また、上位ビットについては加算器４０での演算処理終
了後に加算器５０での演算処理を行なっている。これら
上位ビット（Ｄ −Ｄ 、５）の演算部理と下位ビッ
ト（Ｄｏ−Ｄ７）の演算処理は並列に行なわれる。また
、これら以外に帰還ビット（Ｄ、Ｄ）の演算処理が並列
に行なわれるた８１７ め、１サンプルデータの処理が終了するのに計３システ
ムクロックを要する。
了後に加算器５０での演算処理を行なっている。これら
上位ビット（Ｄ −Ｄ 、５）の演算部理と下位ビッ
ト（Ｄｏ−Ｄ７）の演算処理は並列に行なわれる。また
、これら以外に帰還ビット（Ｄ、Ｄ）の演算処理が並列
に行なわれるた８１７ め、１サンプルデータの処理が終了するのに計３システ
ムクロックを要する。
第１図において１６ビツトのパラレル人力データＸは、
見掛は上システムクロック（例えば１６．９３４４ＭＨ
ｚ）と同じサンプリング周波数で人力される。したがっ
て、例えばＣＤデータ（サンプリング周波数４４．１ｋ
）ｔｚ）であれば、同一データを３８４回使用するとか
、あるいは前段にオーバサンプリングフィルタを使用す
るとかして入力する。
見掛は上システムクロック（例えば１６．９３４４ＭＨ
ｚ）と同じサンプリング周波数で人力される。したがっ
て、例えばＣＤデータ（サンプリング周波数４４．１ｋ
）ｔｚ）であれば、同一データを３８４回使用するとか
、あるいは前段にオーバサンプリングフィルタを使用す
るとかして入力する。
人力データは、８ビツトずつ２グループに分けられて、
下位ビット（Ｄ、Ｄ、・・・、Ｄｏ）は６ 直接第１の積分回路３０に人力される。また、上位ビッ
ト（ＤＤ、・・・、Ｄ８）は、遅延回路１５’
１４ ３２で１出力サンプル遅延して積分回路３ｏに人力され
る。これは１システムクロツクの間に１６ビツトの加算
処理が終了しないため２システムクロツクに亘って処理
を分散させるためのものである。
下位ビット（Ｄ、Ｄ、・・・、Ｄｏ）は６ 直接第１の積分回路３０に人力される。また、上位ビッ
ト（ＤＤ、・・・、Ｄ８）は、遅延回路１５’
１４ ３２で１出力サンプル遅延して積分回路３ｏに人力され
る。これは１システムクロツクの間に１６ビツトの加算
処理が終了しないため２システムクロツクに亘って処理
を分散させるためのものである。
積分回路３０において、加算器３４は、入力データＸの
下位ビットＤ 、Ｄ 、・・・、Ｄｏのデー６ タと、この下位ビットデータを１サンプル遅延回路３６
で１出力サンプル（出力Ｙの１サンプルをいう）遅延し
た信号とを加算し、その最上位ビットの桁上げ信号を出
力する。この桁上げ信号は１サンプル遅延回路３８で１
出力サンプル遅延される。
下位ビットＤ 、Ｄ 、・・・、Ｄｏのデー６ タと、この下位ビットデータを１サンプル遅延回路３６
で１出力サンプル（出力Ｙの１サンプルをいう）遅延し
た信号とを加算し、その最上位ビットの桁上げ信号を出
力する。この桁上げ信号は１サンプル遅延回路３８で１
出力サンプル遅延される。
加算器４０は、人力データＸの上位ビットＤ１．。
Ｄ１４’ ・・・、Ｄ８のデータと、この上位ビットデ
ータを１サンプル遅延回路３６で１出力サンプル遅延し
た信号と、１サンプル遅延回路３８から出力される下位
ビットの桁上げ信号とを加算し、その最上位ビットから
桁上げ信号を出力する。この桁上げ信号は１サンプル遅
延回路４２で１出力サンプル遅延される。
ータを１サンプル遅延回路３６で１出力サンプル遅延し
た信号と、１サンプル遅延回路３８から出力される下位
ビットの桁上げ信号とを加算し、その最上位ビットから
桁上げ信号を出力する。この桁上げ信号は１サンプル遅
延回路４２で１出力サンプル遅延される。
積分回路３０の出力は第２の積分回路４４に人力される
。積分回路４４において、加算器４５は、積分回路３０
の出力の下位ビットＤ、Ｄ６．．・・Ｄｏのデータと、
この下位ビットデータを１サンプル遅延回路４６で１出
力サンプル遅延した信号とを加算し、その最上位ビット
の桁上げ信号を出力する。この桁上げ信号は１サンプル
遅延回路４８で１出力サンプル遅延される。
。積分回路４４において、加算器４５は、積分回路３０
の出力の下位ビットＤ、Ｄ６．．・・Ｄｏのデータと、
この下位ビットデータを１サンプル遅延回路４６で１出
力サンプル遅延した信号とを加算し、その最上位ビット
の桁上げ信号を出力する。この桁上げ信号は１サンプル
遅延回路４８で１出力サンプル遅延される。
加算器５０は、積分回路３０の出力の上位ピッ）Ｄ、Ｄ
、・・・、Ｄ８のデータと、この上位ビ１５ １
４ ットデータを１サンプル遅延回路４６で１出力サンプル
遅延した信号と、１サンプル遅延回路４８から出力され
る下位ビットの桁上げ信号とを加算し、その最上位ビッ
トから桁上げ信号を出力する。
、・・・、Ｄ８のデータと、この上位ビ１５ １
４ ットデータを１サンプル遅延回路４６で１出力サンプル
遅延した信号と、１サンプル遅延回路４８から出力され
る下位ビットの桁上げ信号とを加算し、その最上位ビッ
トから桁上げ信号を出力する。
この桁上げ信号は１サンプル遅延回路５２で１出力サン
プル遅延される。
プル遅延される。
入力データＸの最上位ビットデータＭＳＢは、１サンプ
ル遅延回路３２および５４で合計２出力サンプル遅延さ
れて加算器５６に人力される。この加算器５６は、帰還
信号“０１”または“１１”と１サンプル遅延回路５４
から出力される人力データＸの最上位ビットデータを２
ビツト化（“０”を“００＃に、または“１″を“１１
″に）したデータＤＤ とを加算する。なお、２ビツ
ト１Ｂ’ １７ で表わされる帰還信号のうち下位ビットは“１”で共通
なので、“１”を加算器５６．６０の下位ビットに固定
的に入力している。
ル遅延回路３２および５４で合計２出力サンプル遅延さ
れて加算器５６に人力される。この加算器５６は、帰還
信号“０１”または“１１”と１サンプル遅延回路５４
から出力される人力データＸの最上位ビットデータを２
ビツト化（“０”を“００＃に、または“１″を“１１
″に）したデータＤＤ とを加算する。なお、２ビツ
ト１Ｂ’ １７ で表わされる帰還信号のうち下位ビットは“１”で共通
なので、“１”を加算器５６．６０の下位ビットに固定
的に入力している。
加算器５８は、加算器５６の出力データと、このデータ
を１サンプル遅延回路３６で１出力サンプル遅延した信
号と、前記１サンプル遅延回路４２から出力される桁上
げ信号とを加算する。
を１サンプル遅延回路３６で１出力サンプル遅延した信
号と、前記１サンプル遅延回路４２から出力される桁上
げ信号とを加算する。
加算器６０は、加算器５８の２ビツトの出力データと、
２ビツトの帰還信号（０１”または“１１″）とを加算
する。
２ビツトの帰還信号（０１”または“１１″）とを加算
する。
加算器６２は、加算器６０の出力データと、このデータ
を１サンプル遅延回路４６で１出力サンプル遅延した信
号と、前記１サンプル遅延回路５２から出力される桁上
げ信号とを加算する。この加算器６２の２ビツト出力の
上位ビットが量子化出力Ｙとして出力される。また、こ
の量子化出力Ｙの１ビツトデータは、帰還回路６３にお
いて１サンプル遅延回路６４で１出力サンプル遅延され
た後に、インバータで反転されて２ビット帰還信号の上
位ビットデータとして加算器５６．５８にそれぞれ入力
される。
を１サンプル遅延回路４６で１出力サンプル遅延した信
号と、前記１サンプル遅延回路５２から出力される桁上
げ信号とを加算する。この加算器６２の２ビツト出力の
上位ビットが量子化出力Ｙとして出力される。また、こ
の量子化出力Ｙの１ビツトデータは、帰還回路６３にお
いて１サンプル遅延回路６４で１出力サンプル遅延され
た後に、インバータで反転されて２ビット帰還信号の上
位ビットデータとして加算器５６．５８にそれぞれ入力
される。
第１図の構成によれば、１６ビツトの入力データＸは上
位ビットと下位ビットに分けられて、上位ビットは１サ
ンプル遅延回路３２で１出力サンプル遅延されて第１の
積分回路３０に入力される。
位ビットと下位ビットに分けられて、上位ビットは１サ
ンプル遅延回路３２で１出力サンプル遅延されて第１の
積分回路３０に入力される。
これにより、積分回路３０では下位ビットが１出力サン
プル先行して加算処理され、その桁上げ信号が上位ビッ
トの加算処理に利用される。
プル先行して加算処理され、その桁上げ信号が上位ビッ
トの加算処理に利用される。
積分回路３０の処理結果は、第２の積分回路４４に入力
されて、上位ビット、下位ビットごとに加算処理される
。
されて、上位ビット、下位ビットごとに加算処理される
。
加算器５６，５８，６０．６２は入力データのＭＳＢと
積分回路３０．４４における桁上げ信号と帰還信号を順
次２ビツトの加算演算をして、加算器６２から出力され
る最終演算結果の上位ビットを１ビツトＤＡＣ出力Ｙと
して出力する。また、これをインバータ６６で反転した
信号を２ビット帰還信号上位ビットデータとして加算器
５６゜６０に帰還する。２ビット帰還信号の下位ビット
データは固定値“１”として加算器５６．６０に人力す
る。
積分回路３０．４４における桁上げ信号と帰還信号を順
次２ビツトの加算演算をして、加算器６２から出力され
る最終演算結果の上位ビットを１ビツトＤＡＣ出力Ｙと
して出力する。また、これをインバータ６６で反転した
信号を２ビット帰還信号上位ビットデータとして加算器
５６゜６０に帰還する。２ビット帰還信号の下位ビット
データは固定値“１”として加算器５６．６０に人力す
る。
以上の動作によれば、積分回路３０．４４は処理時間の
関係から入力データを上位ビット、下位ビットに分けて
いるが、下位ビットは上位ビットよりも１出力サンプル
早く加算を行なうので、上位ビットの加算を行なう際に
は下位ビットからの桁上げ信号がすでに得られており問
題はない。これにより１システムクロツクの間に８ビツ
トの演算が終了してさえいれば良い。
関係から入力データを上位ビット、下位ビットに分けて
いるが、下位ビットは上位ビットよりも１出力サンプル
早く加算を行なうので、上位ビットの加算を行なう際に
は下位ビットからの桁上げ信号がすでに得られており問
題はない。これにより１システムクロツクの間に８ビツ
トの演算が終了してさえいれば良い。
また、加算器５６．５８，６０．６２での加算演算は、
帰還信号が２ビツトであるので、１システムクロツク間
に２ビツト演算が４回終了すれば良い。
帰還信号が２ビツトであるので、１システムクロツク間
に２ビツト演算が４回終了すれば良い。
前記実施例では、帰還データを１００００Ｈ。
３００００Ｈとしたが、これよりも小さく正の帰還信号
０ １０００ ００００ ００００ ００００
（１６進表記で０８０００Ｈ） 負の帰還信号： １ １０００ ００００ ００００ ００００（同１８
０００Ｈ） としたり、その他の値にすることもでき、出力Ｙにおけ
るＳＮやΔΣ動作等との関係で種々選び得る。
（１６進表記で０８０００Ｈ） 負の帰還信号： １ １０００ ００００ ００００ ００００（同１８
０００Ｈ） としたり、その他の値にすることもでき、出力Ｙにおけ
るＳＮやΔΣ動作等との関係で種々選び得る。
また、この発明のディジタル・アナログ変換回路は、ハ
ードウェアで構成するほかソフトウェアで構成すること
もできる。
ードウェアで構成するほかソフトウェアで構成すること
もできる。
以上説明したように、この発明によれば、帰還ディジタ
ルデータの下位ビットを０とすると共に、０以外の上位
ビットのみを帰還加算するようにしたので、帰還加算の
処理が簡単化し、演算時間が短縮化される。これにより
、人力データ数の増加やサンプリング周波数の増加にも
対応することができる。また、構成も簡略化することが
できる。
ルデータの下位ビットを０とすると共に、０以外の上位
ビットのみを帰還加算するようにしたので、帰還加算の
処理が簡単化し、演算時間が短縮化される。これにより
、人力データ数の増加やサンプリング周波数の増加にも
対応することができる。また、構成も簡略化することが
できる。
第１図は、この発明の一実施例を示すブロック図である
。 第２図は、２次ΔΣ変調形１ビットＤＡＣの基本構成を
示すブロック図である。 ３０４４・・・積分回路、５６．５８・・・帰還用加算
器、６３・・・帰還回路。
。 第２図は、２次ΔΣ変調形１ビットＤＡＣの基本構成を
示すブロック図である。 ３０４４・・・積分回路、５６．５８・・・帰還用加算
器、６３・・・帰還回路。
Claims (1)
- 【特許請求の範囲】 入力される多ビットディジタルデータに帰還データを加
算してその加算結果を出力する加算器と、前記加算結果
を積分する積分器と、 この積分器の出力を量子化して１ビットディジタルデー
タとして出力する量子化器とを有し、この量子化器の出
力に基づき前記入力ディジタルデータに対応する出力ア
ナログデータを得るようにしたディジタル、アナログ変
換回路において、前記帰還データは下位ビットを０とす
ると共に、０以外の上位ビットのみ前記加算器で加算す
るようにしたことを特徴とするディジタル・アナログ変
換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181847A JPH07105724B2 (ja) | 1989-07-14 | 1989-07-14 | ディジタル・アナログ変換回路 |
| US07/550,517 US5079551A (en) | 1989-07-14 | 1990-07-10 | ΔΣ digital-to-analog converter with bit grouping by significance for reducing feedback computation time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1181847A JPH07105724B2 (ja) | 1989-07-14 | 1989-07-14 | ディジタル・アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0346415A true JPH0346415A (ja) | 1991-02-27 |
| JPH07105724B2 JPH07105724B2 (ja) | 1995-11-13 |
Family
ID=16107862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1181847A Expired - Fee Related JPH07105724B2 (ja) | 1989-07-14 | 1989-07-14 | ディジタル・アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5079551A (ja) |
| JP (1) | JPH07105724B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105724B2 (ja) | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
| JPH04329714A (ja) * | 1991-04-30 | 1992-11-18 | Nec Ic Microcomput Syst Ltd | ノイズシェーバ回路 |
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| WO2012109407A1 (en) | 2011-02-09 | 2012-08-16 | The Trustees Of Columbia University In The City Of New York | Encoding and decoding machine with recurrent neural networks |
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| JPH07105724B2 (ja) | 1989-07-14 | 1995-11-13 | ヤマハ株式会社 | ディジタル・アナログ変換回路 |
-
1989
- 1989-07-14 JP JP1181847A patent/JPH07105724B2/ja not_active Expired - Fee Related
-
1990
- 1990-07-10 US US07/550,517 patent/US5079551A/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5079551A (en) | 1992-01-07 |
| JPH07105724B2 (ja) | 1995-11-13 |
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|---|---|---|---|
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