JPH0346630A - 薄膜ダイオードの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 近年、液晶表示素子の技術進歩は著しく、フラットパネ
ルデイスプレィとして広く用いられている。

特に各画素ごとにスイッチング素子を配置し駆動するア
クティブマ）　ＩＪクス方式は表示性能が高く高密度大
容量表示が可能なためテレビ、情報端末等に用いられつ
つある。

本発明は前記のアクティブマトリクス方式液晶表示素子
のスイッチング素子として用いる薄膜ダイオードの製造
方法に関する。

〔従来の技術〕

アクティブマトリクス方式液晶表示素子のスイッチング
素子として２端子素子である薄膜ダイオード（例えばア
モルファスシリコンｐ１ｎダイオード）を用いたものが
提案されている。第４図に示すように、一方の基板に行
電極６６と画素電極とを設け、この行電極６６と画素電
極との間に複数のダイオード４２をリング状に接続する
。他方の基板には列電極６８を設け、２枚の基板間に液
晶４４を封入し、ダイオード４２を制御して画像表示を
行なうもので、ダイオードリング方式（ＤｉｏｄｅＲｉ
ｎｇ　：以下ＤＲ方式と記す）と呼ばれるものである。

ダイオード４２のスイッチング性能を示す値の一つとし
て閾値電圧ｖｔｈ　（以下ｖｔｈと記す）は最も重要で
あり、前記のｖｔｈが低い場合は十分な液晶駆動能力が
得られず液晶表示の高画質化が困難である。特に前記し
たアモルファスシリコンルミｎダイオードでは、アモル
ファスシリコンの膜質および膜厚の変化に伴５　ｖｔｈ
の安定性は極めて良好であるが、Ｖｔｈが０．５Ｖ〜０
，６■と低いため第４図に示したダイオード４２の一段
のＤＲ方式では十分な液晶駆動能力が得られない。した
がってアモルファスシリコンルミｎダイオードのような
Ｖｔｈの安定性が優れた薄膜ダイオードをスイッチング
素子として用いる場合、第５図（ａ）および（ｂ）に示
すようにダイオード４２を多段に直列接続する事により
高いｖｔｈを得る事が可能である。第５図（ａ）はダイ
オード４２を２段直列に接続した場合のＤＲ方式、第５
図（ｂＪはダイオード４２を４段直列に接続した場合の
ＤＲ方式である。

第３図に第５図（ａ）で示したダイオード４２を２段直
列に接続した場合の従来の薄膜ダイオードの構造断面図
を示す。基板１２の全面に透明電極層１４を形成し第１
のレジストを用いパターン化し、透明電極層からなる行
電極６６と画素電極４０とを形成する。次に全面に遮光
層１６と第１の半導体層１８と第１の導電層２０と第２
の半導体層２２と接合層２６とを順次形成し第２のレジ
ストを用いて、画素電極４０上にパターン化する。この
際、注意すべき事は遮光層１６と第１の半導体層１８と
第１の導電層２０と第２半導体層２２と接合層２６とか
らなる５層構造の第２のレジストを用いたエツチングで
、各層ごとに最適なエツチング法及びエツチング条件が
必要である。エツチング法及びエツチング条件の最適化
が行なわれない場合、第２のレジストを用いた５層構造
の断面形状は第３図に示すような同一形状にならず、各
層ごとのパターン寸法の差が生じ、５層構造の側面に凹
凸が発生する。この凹凸が発生した場合、後工程で形成
する層間絶縁層２８のステップカバー性は著しく劣化す
る。第１の半導体層１８と第２の半導体層２２はアモル
ファスシリコンかラナリ、伝導型がｐｉｎ構造を有する
。画素電極４０と第１の半導体層１８との間に設けた遮
光層１６は基板１２下面からの透過光が第１の半導体層
１８に照射されたとき、第１の半導体層１８内に光起電
流が発生し、ダイオードのスイッチング性能が劣化する
のを防ぐために設置しである。第１の半導体層１８と第
２の半導体層２２０間に設けた第１の導電層２０は、第
１の半導体層１８のｎ層と第２の半導体層２２のｐ層と
の逆接合を防ぎ第１の半導体層１８と第２の半導体層２
２との接合性を向上させるために設置しである。また第
２の半導体層２２上に設けた接合層２６は後工程で形成
する層間絶縁層２８を第３のレジストを用いてパターン
化する際に、層間絶縁層２８のエツチングによる第２の
半導体層２２表面の劣化を防ぐためと、第２の半導体層
２２と後工程で形成する第２の導電層２４との接合性を
良好にするために設置しである。次に層間絶縁層２８を
全面に形成し第３のレジストを用いてパターン化を行な
う。この層間絶縁層２８は後工程で形成する第２の導電
層２４が画素電極４０と電気的に短絡するのを防ぐため
に設けである。層間絶縁層２８を第３のレジストを用い
てパターン化する際に、接合層２６上の開口部の層間絶
縁層２８のエツチング形状が重要で、前記のエツチング
形状がオーバエツチングによって逆テーパー状に形成さ
れた場合、後工程で形成する第２の導電層２４のステッ
プカバー性は著しく劣化する。続いて全面に第２の導電
ｊ曽２４を形成し第４のレジストを用いてパターン化を
行ない、第２の導電層２４によって接合層２６を介して
第２の半導体層２２と行電極６６の配線を行なう。この
時、第２の導電層２４は上記説明及び第３図から明らか
なように７層に積層された側面に十分なステップカバー
性が必要で、第２の導電層２４の形成条件には十分な注
意が必要である。以上、第３図に示す２段に直列接続さ
れた薄膜ダイオードは４回のレジストによるパターン化
工程と８層にもおよぶ積層構造でダイオード素子が形成
出来る。

〔発明が解決しようとする課題〕

しかしながら第３図に示す従来例における２段に直列接
続された薄膜ダイオードの製造工程では、下記に述べる
課題を有している。

（イ）第２のレジストを用いて透明電極層１４上の遮光
層１６と第１の半導体層１８と第１の導電層２０と第２
の半導体層２２と接合層２６との第３図に示す５層構造
のパターニング化を行なう際に、前記の各層ごとにそれ
ぞれ最適なエツチング法やエツチング条件が必要となり
、工程的にも非常に長くなり、また前記５層構造の断面
形状を最適化するのも困難である。

（ロ）（イ）で述べた前記５層構造の断面形状が最適化
されない場合、５層構造の側面に各層ごとのパターン寸
法差による凹凸が発生しやすく、層間絶縁層２８のステ
ップカバー性も著しく劣化し、層間絶縁の役目を果し得
ない。

←→　層間絶縁層２８を第３のレジストを用いてパター
ン化する時に、接合層２６上の開口部の層間絶縁層２８
のエツチングの最適化が困難で、オーバエツチング時間
が多い場合は接合層２６上の開口部のエツチング形状は
逆テーパー状になり易く、前記開口部での第２の導電層
２４のステップカバー性は著しく劣化し断線しやすい。

またオーバエツチング時間が短い場合は前記の開口部内
に層間絶縁層２８の一部が残り、接合層２６と第２の導
電層２４との接合が十分でなくなり電気的な接触が取れ
ず断線しやすい。

に）第２の導電層２４は第３図に示すように７１修にも
積層された側面に十分なステップカバー性が要求される
が、ステップカバー性を向上する一般的な手法としては
第２の導電層２４を７層の全膜厚よりも十分厚く（約２
倍以上）形成する必要があり、工程的にも長くなり材料
費の増加も見込まれる上に、膜厚の増加による膜内部応
力の上昇も無視出来ず剥離が生じ易い。

（羽　全製造工程で４回のレジストによるパターン化工
程と８層にもおよぶ積層構造のために製造工程が長く、
さらに前記（イ）〜に）で述べた課題により高歩留りお
よび良好な再現性、安定性と低コスト化が期待出来ない
。

上記（イ）〜（羽で述べた課題を解決して、製造工程が
短く、全製造工程における積層回数も少なく、低コスト
、高歩留りが得られ、かつ製造工程の安定性および再現
性に優れた薄膜ダイオードの製造方法を提供することが
本発明の目的である。

〔課題を解決するための手段〕 上記目的を達成するため本発明における薄膜ダイオード
の製造方法は、基板上の全面に透明電極層と遮光層と第
１の半導体層と第１の導電層とを順次形成し第１のレジ
ストを用いこの透明電極層と遮光層と第１の半導体層と
第１の導電層とをパターン化する工程と、全面に第２の
半導体層を形成し第２のレジストを用いこの第２の半導
体層をパターン化する工程と、この第２のレジストの開
口部内の遮光層と第１の半導体層と第１の導電層とを除
去する工程と、全面に第２の導電層を形成し第３のレジ
ストを用いこの第２の導電層をノくターン化する工程と
、この第３のレジストの開口部内の遮光層と第１の半導
体層と第１の導電層と第２の半導体層を除去する工程と
を有する事を特徴とし、３回のレジストによるパターン
化工程および全工程で６層という簡易な製造方法で、再
現性および安定性に優れ、低コスト、高歩留りが得られ
る薄膜ダイオードを提供する事が可能となる。

〔実施例〕

以下図面を用いて本発明の詳細な説明する。

第１図（ａ）〜（ｆｌは本発明で用いたＤＲ方式におけ
る２設置列接続した薄膜ダイオードの製造方式を工程順
に示す断面図、第２図は本発明における薄膜ダイオード
を示す平面図である。なお第１図は第２図におげろＡ−
Ａ断面を示す。以下第１図および第２図を用いて説明す
る。

始めに第１図（ａＪで示すように透明ガラスからなる基
板１２上にスパッタリング法あるいは真空蒸着法により
透明電極層１４として酸化インジウムスズ（ＩＴＯ）を
１００　ｎｍ　〜２００　ｎｍの厚さで形成し、遮光層
１６としてクロームを５０ｎｍ〜１１００ｎの厚さで順
次形成する。その後グラズマ化学気相成長法により、ア
モルファスシリコンからなる第１の半導体層１８を３０
０ｎｍ〜５００ｎｍの厚さで形成し、次にスパッタリン
グ法あるいは真空蒸着法により、第１の導電層２０とし
てタンタルを２０ｎｍ〜５０ｎｍの厚さで形成する。前
記の透明電極層１４と遮光層１６との形成方法としては
、同一真空室による連続スパッタリング法あるいは連続
真空蒸着法により行っても良い。遮光層１６としては、
前述したように基板１２側よりの入射光を防ぐために設
けであるため、本実施例で用いたクローム以外にタンタ
ル、チタニウム、タングステン、アルミニウムあるいは
これらの材料を主成分とする複合合金、もしくはこれら
の材料の積層膜で構成しても同様の効果が得られる。ま
た第１の半導体層１８と第１図（ｂｌの工程で後述する
第２の半導体層２２の形成方法には電子サイクロトロン
共鳴気相成長法、熱化学気相成長法、スパッタリング法
、真空蒸着法を用いても良い。さらに第１の半導体層１
８と第２の半導体層２２に伝導形が遮光層１６側よりｐ
型、ｌ型すなわち真性半導体、ｎ型のｐｉｎダイオード
構造を有している。第１の半導体層１８と第２の半導体
層２２の伝導形としては、ｐｉｎ構造のほかに、ｎｉｐ
、　ｐｎ、　ｎｐ槽構造有し整流特性が得られるもので
あれば、いずれの構造を用いても良い。

第１の導電層２０は第１の半導体層１８の表面層すなわ
ちｎ層と第２の半導体層２２の最下層すなわちｐ層との
逆接合を防ぎ、第１の半導体層１８と第２の半導体層２
２との接合性を向上する目的で設けである。したがって
第１の導電層２０は本実施例で用いたタンタル以外にク
ローム、チタニウム、タングステン、モリブデン、モリ
ブデンとシリコンの合金を用いる事も可能である。次に
第１のレジスト６０を用いて、透明電極層１４と遮光層
１６と第１の半導体層１８と第１の導電層２０とをエツ
チングし、第１図（ａＪに示すようにパターン化する。

第］のレジスト６０より平面パターン形状を第２図の実
線４６で示す。この時第１のレジスト６０により透明電
極層１４からなる行電極６６と画素電極４０も同時に形
成される。また前記の工程で一段目の薄膜ダイオードが
形成される。前記の第１のレジスト６０を用いたパター
ン化には通常の感光性樹脂を用いたフォトレジスト工程
により行い、酸化インジウムスズからなる透明電極層１
４のエツチングには塩化第二鉄と塩酸との混合溶液を用
い、クロームからなる遮光層１６のエツチングには硝酸
セリウムアンモニウムと過塩素酸との混合水溶液を用い
た。またアモルファスシリコンからなる第１の半導体層
１８と第１の導電層２０のエツチングには、エツチング
ガスとして四フッ化炭素と酸素との混合ガスを用いた反
応性イオンエツチング法を用い、第１の導電層２０と第
１の半導体層１８との２層を連続してエツチングした。

第１の半導体層１８と第１の導電層２０のエツチングに
は、スパッタエツチング法、イオンビームエツチング法
、電子サイクロトロン共鳴エツチング法などの乾式エツ
チング法あるいは反応溶液を用いた湿式エツチング法を
用いても良い。

次に第１図（ｂ）に示すように、全面に第２０半導体層
２２としてアモルファスシリコンを、前述シたプラズマ
化学気相成長法により１．５０　ｎ　ｍ〜５００ｎｍの
膜厚で形成し、第２のレジスト６２を用い第２の半導体
層２２をパターン化する。第２の半導体層２２のエツチ
ングは、前述したエツチングガスに四フッ化炭素と酸素
との混合ガスを用いた反応性イオンエツチング法を用い
た。第２のレジスト６２の平面パターン形状を第２図の
破線４８で示す。第１図（１））で明らかな様に第２の
半導体層２２が画素電極４０上の薄膜ダイオード全体を
覆う構造となっており、第２の半導体層２２が層間絶縁
の機能をも有している。したがって第３図で述べた従来
の薄膜ダイオードにおげろ層間絶縁層２８を省く事が可
能である。また第１の半導体層１８の側壁部に接する第
２の半導体層２２のｐ層による遮光層１６と第１の導電
層２０との短絡は、第２の半導体層２２のｐ層のドーピ
ング濃度および膜厚を最適化する事によって全く無視出
来る程度になる。

次に第１図（Ｃ）に示すように、第２のレジスト６２開
ロ部内の行電極６６及び画素電極４０上に形成されてい
る不要な遮光層１６と第１の半導体層１８と第１の導電
層とを第２のレジスト６２を用いて、第１図（ａ）の工
程で説明したエツチングにより除去する。第１図（ｂｌ
に示す第２半導体層２２と第１図（、Ｊに示す第１の半
導体屑１８と第１の導電層２０のエンチングには反応性
イオンエツチング法を用いているので、同一反応室内で
の前記３層の連続エツチングで行ってもよい。

次に第１図（ｄ）に示すように全面にスパッタリング法
あるいは真空蒸着法により、第２の導電層２４としてモ
リブデンを４００　ｎ　ｍ　〜６００　ｎ　ｍの厚さで
形成し、第３のレジスト６４を用いてパターン化し、行
電極６６と画素電極４０の配線を行う。第３のレジスト
６４の平面パターン形状を第２図の一点鎖線５０で示す
。この第２の導電層２４のエツチングは、リン酸と酢酸
と硝酸の混合溶液を用いて行った。第１図（ｄ）で明ら
かな様に第３図に示す層間絶縁層２８が無く、画素電極
４０上の段差部と第２の半導体層２４０段差部が独立し
た構造になっているため第２の導電層２４のステップカ
バー性は非常に良好である。さらに層間絶縁層２８を省
くことによって、第２の半導体層２２表面上への前記層
間絶縁層２８のエツチングによる損傷が無くなり、第２
の半導体層２２と第２の導電層２４との接合性は良好で
、第３図で述べた接合層２６が不要となる。また第２の
導電層２４としてはモリブデン以外にモリブデンシリサ
イド、アルミニウム、あるいはシリコンを添加したアル
ミニウムも使用する事が可能である。

次に第１図（ｃ）に示すように第３のレジスト３４を用
いこの第３のレジスト３４開口部内の不要な遮光層１６
と第１の半導体層１８と第１の導電層２０と第２の半導
体層２２とを除去する。前記除去後の第２の半導体層２
２の平面パターンを第２図の斜線５２で示す。なお第１
の半導体層１８の平面パターンは斜線５４で示す。第１
図（ｂ）および（Ｃ）の工程で述べたように、第１の半
導体層１８と第■の導電層２０と第２の半導体層２２と
のエツチングには同一反応室を用いた反応性イオンエツ
チング法を用いても良い。

次に第１図（ｆｌに示す様に第３のレジスト６４を除去
すると本発明による薄膜ダイオードが完成する。なお第
２図に示すように、行電極３６は配線抵抗を低くするた
め、透明電極層１４と第２の導電層２４との積層構造に
なっている。

なお第５図（ｂ）に示したダイオード４２を４段に直列
接続したＤＲを形成するには、本発明による薄膜ダイオ
ードを基板１２上に４個配置し、第２の導電層２４を配
線する事によって可能である。

上記工程によって形成された素子基板と対向基板に、通
常の手法により液晶配向処理を行い、前記２枚の基板を
貼り合わせた後、液晶を注入及び封止しＤＲ方式のアク
ティブマトリクス方式液晶表示パネルが完成する。

〔発明の効果〕

以上の説明で明らかなように本発明の薄膜ターイオード
の製造方法によれば、３枚のレジストを用いたパターン
化工程という簡易な方法で、ダイオードを２段に直列接
続した薄膜ダイオードを形成でき、全製造工程における
積層回数も６層と非常に少なくなっている。したがって
製造工程の短縮による製造コストの低下、高歩留り化が
容易である。さらに第１のレジストを用いたパターン化
では透明電極層と遮光層と第１の半導体層と第１の導電
層の４層構造のエツチングのため、従来例で述べた５層
構造、特に膜厚の厚い第１および第２の半導体層が積層
された構造に比較して、前記各層ごとのエツチング法や
エツチング条件の最適化が容易で、良好な断面形状が得
やすい。さらに前記効果により第１の導電層上に形成す
る第２の半導体層のステップカバー性も極めて良好にな
り、第２の半導体層の層間絶縁としての機能もより向上
する。また第２のレジストを用いたパターン化では第２
の半導体層のみのエツチングのため極めて容易である。

さらに従来例における層間絶縁層を省いた構造であるた
めに、層間絶縁層のエツチングに起因する第２の導電層
の断線が皆無となる。

さらにそのうえ前記層間絶縁層が無く画素電極上の段差
部と第２の半導体層の段差部が独立した構造となってお
り、前記段差部の厚さも薄いために前記第２の導電層の
ステップカバー性は非常に良好で、第２の導電層の断線
はほとんど発生しない。

上記した効果により本発明による薄膜ダイオードの製造
では製造工程の安定性および再現性が非常に優れている
。

なお本発明による薄膜ダイオードの製造方法は本実施例
のＤＲ方式のアクティブマトリクス方式液晶表示素子の
みならず、薄膜ダイオードを用いた他の表示素子及び薄
膜ダイオード応用素子にも有効である事は明らかである
。

【図面の簡単な説明】

第１図（ａｔ〜（ｆ）は本発明における薄膜ダイオード
の製造方法を工程順に示す断面図、第２図は本発明にお
ける薄膜ダイオードを示す平面図、第３図は従来例にお
ける薄膜ダイオードを示す断面図、第４図はダイオード
リング方式を用いた薄膜ダイオードを示す回路図、第５
図（ａ）はダイオードを２段に直列接続したダイオード
リング、第５図（ｂｌはダイオードを４段に直列接続し
たダイオードリングを示すそれぞれ回路図である。 １４・・・・・・透明電極層、 １６・・・・・・遮光層、 １８・・・・・・第１の半導体層、 ２０・・・・・・第１の導電層、 ２２・・・・・・第２の半導体層、 ２４・・・・・・第２の導電層、 ６０・・・・・・第１のレジスト、 ６２・・・・・・第２のレジスト、 ６４・・・・・・第３のレジスト。 第２図 コＵ ６ ０

Claims (1)

【特許請求の範囲】
1. 基板上の全面に透明電極層と遮光層と第１の半導体層と
   第１の導電層とを順次形成し第１のレジストを用い前記
   透明電極層と遮光層と第１の半導体層と第１の導電層と
   をパターン化する工程と、全面に第２の半導体層を形成
   し第２のレジストを用い該第２の半導体層をパターン化
   する工程と、該第２のレジストの開口部内の前記遮光層
   と第１の半導体層と第１の導電層を除去する工程と、全
   面に第２の導電層を形成し第３のレジストを用い前記第
   ２の導電層をパターン化する工程と、前記第３のレジス
   トの開口部内の前記遮光層と第１の半導体層と第１の導
   電層と第２の半導体層を除去する工程とを有する事を特
   徴とする薄膜ダイオードの製造方法。