JPH01259565A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
- Publication number
- JPH01259565A JPH01259565A JP8713788A JP8713788A JPH01259565A JP H01259565 A JPH01259565 A JP H01259565A JP 8713788 A JP8713788 A JP 8713788A JP 8713788 A JP8713788 A JP 8713788A JP H01259565 A JPH01259565 A JP H01259565A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- film
- impurity
- layer
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに係り、特にデイスプレィ用
に好適な非晶質シリコンを用いた薄膜トランジスタに関
する。
に好適な非晶質シリコンを用いた薄膜トランジスタに関
する。
従来の非晶シリコン薄膜トランジスタは、特開昭５８−
２１９７６７号に記載のように、ゲート電極の幅よりも
半導体層の幅が広い構造を有していた。その製法につい
ては、不純物含有半導体層（ｎ十層）の不用部分をＨＦ
＋ＨＮＯδ系エツチング液により除去していた。この場
合の薄膜トランジスタ（以下ではＴＰＴと略す）を第２
図に示した。このＴＰＴを、例えば液晶デスプレイに用
いる場合には、画素電極（透明電極）を、第１及び第２
電極の少なくとも一方と電気的に結ぶことにより使用で
きる。
２１９７６７号に記載のように、ゲート電極の幅よりも
半導体層の幅が広い構造を有していた。その製法につい
ては、不純物含有半導体層（ｎ十層）の不用部分をＨＦ
＋ＨＮＯδ系エツチング液により除去していた。この場
合の薄膜トランジスタ（以下ではＴＰＴと略す）を第２
図に示した。このＴＰＴを、例えば液晶デスプレイに用
いる場合には、画素電極（透明電極）を、第１及び第２
電極の少なくとも一方と電気的に結ぶことにより使用で
きる。
また、従来の他のａ −Ｓ ｉ Ｔ Ｆ Ｔは、基板の
上にゲート電極を形成し、その上に絶縁膜、非晶質シリ
コンを形成する。次に金属膜によりソース。
上にゲート電極を形成し、その上に絶縁膜、非晶質シリ
コンを形成する。次に金属膜によりソース。
ドレイン電極を形成する。この構成において、活性層で
ある非晶質シリコンとソース、ドレイン電極の接触は不
純物含有半導体層を介して行なわれる。
ある非晶質シリコンとソース、ドレイン電極の接触は不
純物含有半導体層を介して行なわれる。
上記従来の他のａ −Ｓ ｉ Ｔ Ｆ Ｔの構造断面図
を、第３図に示した。
を、第３図に示した。
上記従来技術は、外部光によって、オフ特性が劣化（オ
フ抵抗の低下）が生じるという問題があった。この解決
のためには、■半導体層の膜厚を極端に薄くする。■遮
光膜を完全にし、半導体層への光の進入を防ぐ、の二点
が考えられる。前者（１）の対策は、オフ抵抗の低下を
抑えはするが。
フ抵抗の低下）が生じるという問題があった。この解決
のためには、■半導体層の膜厚を極端に薄くする。■遮
光膜を完全にし、半導体層への光の進入を防ぐ、の二点
が考えられる。前者（１）の対策は、オフ抵抗の低下を
抑えはするが。
基本的に、光が入ることによる劣化は避けられない。一
方後老（２）の対策では、例えば特開昭６０−１７９６
２のごとく第３図に示した構造となり、上下方向の光を
完全に遮断し、光の進入によるオフ抵抗の低下は抑える
ことができる。しかし、同図の半導体層４と、その上部
の第１及び第２電極間に挿入されている不純物含有半導
体層（５） （ｎ中層）が、一部において不完全であ
る。すなわち、半導体層４の端部においては、半導体層
４と第１（６）及び第２（７）電極とが直接触れている
。このため、このＴＰＴでは、ｎ中層によるホール電流
の阻止が不完全となり、ゲート電圧が負になる程、オフ
抵抗は低下する。
方後老（２）の対策では、例えば特開昭６０−１７９６
２のごとく第３図に示した構造となり、上下方向の光を
完全に遮断し、光の進入によるオフ抵抗の低下は抑える
ことができる。しかし、同図の半導体層４と、その上部
の第１及び第２電極間に挿入されている不純物含有半導
体層（５） （ｎ中層）が、一部において不完全であ
る。すなわち、半導体層４の端部においては、半導体層
４と第１（６）及び第２（７）電極とが直接触れている
。このため、このＴＰＴでは、ｎ中層によるホール電流
の阻止が不完全となり、ゲート電圧が負になる程、オフ
抵抗は低下する。
また、第２図及び第３図の構造を得るには、半導体層（
４）上の不純物含有半導体層（５） （ｎ中層）を一
部、すなわち、第１（６）及び第２（７）画電極で挾持
された部分を除去する必要がある。この際、半導体層（
５）を腐蝕せずに、ｎ中層（５）を除去する必要がある
。そのための手段として、ドライエツチングでは１選択
比が大きく取れないため、無理がある。特に半導体層（
４）の膜厚が小さくなるに従い困難となる。一方、フッ
酸系エツチング液によれば１選択比は充分な大きさとな
り得る。その状況は特開昭５８−２１９７６７号に記載
されている通りである。しかしながら、フッ酸系エツチ
ング液では以下の点で不都合が生じた。■ｎ十中層エツ
チングのために用いるマスク（電極あるいはホトレジス
ト）の近傍で、その他の部分より速くエツチングが進行
し、半導体層（４）を深く腐蝕する。
４）上の不純物含有半導体層（５） （ｎ中層）を一
部、すなわち、第１（６）及び第２（７）画電極で挾持
された部分を除去する必要がある。この際、半導体層（
５）を腐蝕せずに、ｎ中層（５）を除去する必要がある
。そのための手段として、ドライエツチングでは１選択
比が大きく取れないため、無理がある。特に半導体層（
４）の膜厚が小さくなるに従い困難となる。一方、フッ
酸系エツチング液によれば１選択比は充分な大きさとな
り得る。その状況は特開昭５８−２１９７６７号に記載
されている通りである。しかしながら、フッ酸系エツチ
ング液では以下の点で不都合が生じた。■ｎ十中層エツ
チングのために用いるマスク（電極あるいはホトレジス
ト）の近傍で、その他の部分より速くエツチングが進行
し、半導体層（４）を深く腐蝕する。
■半導体層（４）の一部（例え端部であろうとも）が露
出した状態（第２図、第３図では避けられない）では、
単層膜のｎ中層のエツチング速度が得られない。この理
由は、半導体層−エッチング液−不純物含有半導体層の
系で電池が生じ、ｎ中層表面に（−）の電荷が生じ、Ｆ
イオンの付着が妨げるためと推測された。
出した状態（第２図、第３図では避けられない）では、
単層膜のｎ中層のエツチング速度が得られない。この理
由は、半導体層−エッチング液−不純物含有半導体層の
系で電池が生じ、ｎ中層表面に（−）の電荷が生じ、Ｆ
イオンの付着が妨げるためと推測された。
本発明の目的は、■外部光によってオフ抵抗の低下しな
いＴＰＴを提供すること。■ホール電流をｎ中層で完全
に阻止したＴＰＴを提供すること、■ｎ十中層エツチン
グ時に、エツチング速度の不均一性を無くし、単層ｎ中
層膜と同等なエツチング速度でｎ中層を除去し、所望の
構造を有したＴＰＴを得ること、および■１−ａ−３ｉ
の側面にホール注入防止層をもうけてホール電流を阻止
するＴＰＴを提供することにある。
いＴＰＴを提供すること。■ホール電流をｎ中層で完全
に阻止したＴＰＴを提供すること、■ｎ十中層エツチン
グ時に、エツチング速度の不均一性を無くし、単層ｎ中
層膜と同等なエツチング速度でｎ中層を除去し、所望の
構造を有したＴＰＴを得ること、および■１−ａ−３ｉ
の側面にホール注入防止層をもうけてホール電流を阻止
するＴＰＴを提供することにある。
上記目的は、半導体層を加工後、その端部（加工面）を
も含め、完全に不純物含有半導体（ｎ中層）で被うこと
、あるいは、半導体層の側面にホールを阻止する膜を形
成することと、ゲート電極の幅を半導体層の幅より大き
くすることにより達成される。
も含め、完全に不純物含有半導体（ｎ中層）で被うこと
、あるいは、半導体層の側面にホールを阻止する膜を形
成することと、ゲート電極の幅を半導体層の幅より大き
くすることにより達成される。
〔作用〕
半導体層の端部も含め、ホール注入防止層あるいは不純
物含有半導体層で被うことにより、半導体層端部からの
ホール注入が阻止できる。また。
物含有半導体層で被うことにより、半導体層端部からの
ホール注入が阻止できる。また。
ｎ中層で完全に被っているため、電池ができないことか
ら、ｎ中層のエツチングは単層膜の場合と同じ速度でエ
ツチングは速行する。また、ゲートｉｔ電極の幅が、半
導体層の幅より大きいことで２ゲート側からの光に対し
ては、ゲート電極で遮光するため、外部光によるオフ抵
抗の低下が生じるこがない。
ら、ｎ中層のエツチングは単層膜の場合と同じ速度でエ
ツチングは速行する。また、ゲートｉｔ電極の幅が、半
導体層の幅より大きいことで２ゲート側からの光に対し
ては、ゲート電極で遮光するため、外部光によるオフ抵
抗の低下が生じるこがない。
実施例１
以下本発明の一実施例を第１図および第４図により説明
する。第４図において、先ず基板（１）であるガラス板
上に、ゲート電極（２）を形成する。
する。第４図において、先ず基板（１）であるガラス板
上に、ゲート電極（２）を形成する。
これは、例えばスパッタ法によりＣｒを０．１μｍ堆積
後、通常のホトエツチング法によって所望の形状に加工
する。次に、ＣＶＤ法によって、ゲート絶ａｌｌＪ（３
）例えばシリコン窒化膜（ＳｉＮと表わす）を０．３μ
ｍ堆積後、続いて半導体層（４）例えば非晶質シリコン
膜を０．１μｍ堆積する。
後、通常のホトエツチング法によって所望の形状に加工
する。次に、ＣＶＤ法によって、ゲート絶ａｌｌＪ（３
）例えばシリコン窒化膜（ＳｉＮと表わす）を０．３μ
ｍ堆積後、続いて半導体層（４）例えば非晶質シリコン
膜を０．１μｍ堆積する。
次に、ゲート電極の幅より小さくなるようにホトレジス
ト（１０１）を被せ、第４図（Ａ）の通りとする。次に
、ホトレジスト（１０１）をマスクとして半導体層（４
）を加工する。この加工にあたっては例えば、ヒドラジ
ン−水和物／イソプロピルアルコール／水＝１００１５
１５ （容量比）溶液を、５０℃とした中で、非晶質シ
リコンを加工する。その後、ＣＶＤ法によって、ＰＨｓ
と５ｉＨａガスを用いて、リンを不純物とした、不純物
含有半導体層（５） （ｎ中層）を膜厚５ ’Ｏｎ
ｍ堆積し、さらに、スパッタ法によって、例えばＣｒを
膜厚０．１μｍ、さらに続いてＡＱを膜厚０．４μｍ堆
積し、それぞれ、第１電極（６）、第２電極（７）を形
成し、これら電極を加工するためのマスクとして、ホト
レジスタ（１０２）を形成し第４図（Ｂ）の構造とする
。次に、ホトレジスト（１０２）をマスクとして、例え
ばリン酸／氷酢酸／硝酸／水＝７５／１５１５１５ （
容量比）溶液によってＡＱを加工後、１０％硝酸第二セ
リウムアンモニウム水溶液でＣｒを加工する。次いで、
フッ酸／硝酸／氷酢酸＝ １．５／６０／３８．５（容
量比）溶液によって不純物含有半導体層をエツチングす
る。ここで、不純物含有半導体層と半導体層とのエツチ
ング速度比は１０以上あり、半導体層はほとんど腐蝕さ
れない。また、不純物含有半導体層を、半導体層（４）
を加工後、堆積しているため、半導体層（４）は完全に
、不純物半導体層で被われており（第４図（Ｂ）におい
て明らかである）、マスク端部における異常反応、およ
び電池作用によるエツチング阻害作用は生じない。
ト（１０１）を被せ、第４図（Ａ）の通りとする。次に
、ホトレジスト（１０１）をマスクとして半導体層（４
）を加工する。この加工にあたっては例えば、ヒドラジ
ン−水和物／イソプロピルアルコール／水＝１００１５
１５ （容量比）溶液を、５０℃とした中で、非晶質シ
リコンを加工する。その後、ＣＶＤ法によって、ＰＨｓ
と５ｉＨａガスを用いて、リンを不純物とした、不純物
含有半導体層（５） （ｎ中層）を膜厚５ ’Ｏｎ
ｍ堆積し、さらに、スパッタ法によって、例えばＣｒを
膜厚０．１μｍ、さらに続いてＡＱを膜厚０．４μｍ堆
積し、それぞれ、第１電極（６）、第２電極（７）を形
成し、これら電極を加工するためのマスクとして、ホト
レジスタ（１０２）を形成し第４図（Ｂ）の構造とする
。次に、ホトレジスト（１０２）をマスクとして、例え
ばリン酸／氷酢酸／硝酸／水＝７５／１５１５１５ （
容量比）溶液によってＡＱを加工後、１０％硝酸第二セ
リウムアンモニウム水溶液でＣｒを加工する。次いで、
フッ酸／硝酸／氷酢酸＝ １．５／６０／３８．５（容
量比）溶液によって不純物含有半導体層をエツチングす
る。ここで、不純物含有半導体層と半導体層とのエツチ
ング速度比は１０以上あり、半導体層はほとんど腐蝕さ
れない。また、不純物含有半導体層を、半導体層（４）
を加工後、堆積しているため、半導体層（４）は完全に
、不純物半導体層で被われており（第４図（Ｂ）におい
て明らかである）、マスク端部における異常反応、およ
び電池作用によるエツチング阻害作用は生じない。
したがって、安定した不純物含有半導体層の加工ができ
る。その後、パッシベーション膜（８）としてＣＶＤ法
によってＳｉＮ膜を膜厚１μｍ堆積後、遮光１１！！
（９）例えばＡＱをスパッタ法によって膜厚０．５μｍ
堆積し、半導体層（４）の幅より広く加工し、第４図（
ｃ）の構造とする。以上の説明でＴＰＴの所望構造と、
その製造法は明らかであるが、このＴ Ｆ’ Ｔを例え
ば、液晶デイスプレィ用に供するには、透明電極による
画素電極を形成する必要がある。このためには、以上説
明した手順の中で、例えば半導体層（４）を加工後、透
明導電膜を堆積、加工する工程を加えることと、この透
明導電膜と第１及び第２電極とを接続することによって
第１図の構造は達成される。透明導電膜の有無に関わら
ず、以上の説明によって、作られたＴＰＴは、下部から
の入射光に対しては、幅の広いゲート電極によって遮光
し、上部からの入射光に対しては遮光膜（９）によって
遮断するため、光の入射により、ＴＰＴのオフ抵抗が低
下するという事は生じない。また、半導体層（４）と電
極（６）（７）との間には、半導体層（４）の端部（加
工端面）をも含め完全に不純物含有半導体層（５）を挿
入した構造としたことから、ホール注入を抑えることが
でき、ゲート電圧を負の大きな値としても、電流は低く
抑えることができる。
る。その後、パッシベーション膜（８）としてＣＶＤ法
によってＳｉＮ膜を膜厚１μｍ堆積後、遮光１１！！
（９）例えばＡＱをスパッタ法によって膜厚０．５μｍ
堆積し、半導体層（４）の幅より広く加工し、第４図（
ｃ）の構造とする。以上の説明でＴＰＴの所望構造と、
その製造法は明らかであるが、このＴ Ｆ’ Ｔを例え
ば、液晶デイスプレィ用に供するには、透明電極による
画素電極を形成する必要がある。このためには、以上説
明した手順の中で、例えば半導体層（４）を加工後、透
明導電膜を堆積、加工する工程を加えることと、この透
明導電膜と第１及び第２電極とを接続することによって
第１図の構造は達成される。透明導電膜の有無に関わら
ず、以上の説明によって、作られたＴＰＴは、下部から
の入射光に対しては、幅の広いゲート電極によって遮光
し、上部からの入射光に対しては遮光膜（９）によって
遮断するため、光の入射により、ＴＰＴのオフ抵抗が低
下するという事は生じない。また、半導体層（４）と電
極（６）（７）との間には、半導体層（４）の端部（加
工端面）をも含め完全に不純物含有半導体層（５）を挿
入した構造としたことから、ホール注入を抑えることが
でき、ゲート電圧を負の大きな値としても、電流は低く
抑えることができる。
実施例２
本発明による別の実施例を第５図によって説明する。先
ず同図（Ａ）の構造を得る。そのため、基板（１）上に
例えばＣｒを膜厚０．１３μｍＭ！ＶＣ後、加工し、ゲ
ート電極（２）を形成する。次に、ＣＶＤ法によって、
ゲート絶縁［（３） 、半導体層（４）を、例えば、Ｓ
ｉＮを膜厚０．２５μｍ 、非晶質Ｓｉ （ａ Ｓｉ
）を膜厚０．１３μｍＪＧ：積して形成する。さらに、
ａ −Ｓ ｉ膜を、例えば２％テトラメチルアンモニウ
ム水溶液に５％のイソプロピルアルコールを添加した溶
液を６０”Ｃとした中で、ホトレジスト（例えばＯＭＲ
−８３）をマスフとして加工する。次に、ＣＶＤ法によ
って、リンを不純物とした。不純物含有半導体層（５）
を膜厚４０ｎｍ堆積する。この上にホトレジスト（例え
ば０ＦＰＲ−８００）をマスクとして、フッ酸：硝酸：
酢Ｍ：過酸化水素水＝１ ： ６０ ：２９ ： １０
をエツチング液として、不純物含有半導体層（５）
（ｎ中層）を加工する。ここで、ｎ÷層は、ａ −Ｓ
ｉ表面及び端面をも被っているため。
ず同図（Ａ）の構造を得る。そのため、基板（１）上に
例えばＣｒを膜厚０．１３μｍＭ！ＶＣ後、加工し、ゲ
ート電極（２）を形成する。次に、ＣＶＤ法によって、
ゲート絶縁［（３） 、半導体層（４）を、例えば、Ｓ
ｉＮを膜厚０．２５μｍ 、非晶質Ｓｉ （ａ Ｓｉ
）を膜厚０．１３μｍＪＧ：積して形成する。さらに、
ａ −Ｓ ｉ膜を、例えば２％テトラメチルアンモニウ
ム水溶液に５％のイソプロピルアルコールを添加した溶
液を６０”Ｃとした中で、ホトレジスト（例えばＯＭＲ
−８３）をマスフとして加工する。次に、ＣＶＤ法によ
って、リンを不純物とした。不純物含有半導体層（５）
を膜厚４０ｎｍ堆積する。この上にホトレジスト（例え
ば０ＦＰＲ−８００）をマスクとして、フッ酸：硝酸：
酢Ｍ：過酸化水素水＝１ ： ６０ ：２９ ： １０
をエツチング液として、不純物含有半導体層（５）
（ｎ中層）を加工する。ここで、ｎ÷層は、ａ −Ｓ
ｉ表面及び端面をも被っているため。
エツチング液中で電池は生じることがない、また単層膜
によるｎ中層のエツチング速度とａ−５ｉのエツチング
速度の比は２０以上である。したがってこの速度差によ
って、不純物含有半導体層（５）は加工され、また半導
体層（４）はほとんど腐蝕することはない。次に、Ｃｒ
ｆａ−膜厚５０ｎｍ、ＡＩ２を膜厚０．５μｍ それ
ぞれスパッタ法によって堆積する。次にホトレジストを
マスクとしてＡＱを加工し、第２電極（７）を形成後、
ホトレジストを被せ直し、Ｃｒを加工して第１電極（６
）を形成して、第５図（Ａ）の構造を得る。次に、スパ
ッタ法によりＩＴＯ（インジウムとスズの酸化物）を膜
厚０，１μｍ堆積する。次にホトレジストをマスクとし
て、塩酸：硝酸：水＝１：６：３溶液によって、ＩＴＯ
を加工し、画素ｆｉｔ 極（１０）を形成して、第５図
（Ｂ）とする。次に、ＣＶＤ法によって、膜厚１．２μ
ｍのＳｉＮを堆積して、パッシベーション膜（８）を形
成する。次に、スパッタ法によって、ＡＱを膜厚１μｍ
堆積後、加工して、遮光膜（９）を形成し、第５図（Ｃ
）を得る。
によるｎ中層のエツチング速度とａ−５ｉのエツチング
速度の比は２０以上である。したがってこの速度差によ
って、不純物含有半導体層（５）は加工され、また半導
体層（４）はほとんど腐蝕することはない。次に、Ｃｒ
ｆａ−膜厚５０ｎｍ、ＡＩ２を膜厚０．５μｍ それ
ぞれスパッタ法によって堆積する。次にホトレジストを
マスクとしてＡＱを加工し、第２電極（７）を形成後、
ホトレジストを被せ直し、Ｃｒを加工して第１電極（６
）を形成して、第５図（Ａ）の構造を得る。次に、スパ
ッタ法によりＩＴＯ（インジウムとスズの酸化物）を膜
厚０，１μｍ堆積する。次にホトレジストをマスクとし
て、塩酸：硝酸：水＝１：６：３溶液によって、ＩＴＯ
を加工し、画素ｆｉｔ 極（１０）を形成して、第５図
（Ｂ）とする。次に、ＣＶＤ法によって、膜厚１．２μ
ｍのＳｉＮを堆積して、パッシベーション膜（８）を形
成する。次に、スパッタ法によって、ＡＱを膜厚１μｍ
堆積後、加工して、遮光膜（９）を形成し、第５図（Ｃ
）を得る。
この例では、実施例１と同じく、ゲート電極（２）上の
半導体層（４）（ゲート電極幅より半導体層の幅は小さ
い）の端部は、不純物含有半導体層（５）で被われてお
り、第１及び第２電極と半導体層との間には、どの部位
においても、不純物含有半導体を挾んだ構造となる。た
だし、この例でのチャネル長は、不純物含有半導体層で
挾持された部分の長さとなる。この構造でも、上下両方
向からの光は、ゲート電極（２）と遮光膜（９）によっ
て半導体層（４）へ入射することはなく、光によるオフ
特性の劣化は生じない。また、半導体層（４）の端部を
も、不純物含有半導体層（５）によって被っているため
、ホール注入を阻止し、良好なオフ特性を有したＴＰＴ
を得ることができる。
半導体層（４）（ゲート電極幅より半導体層の幅は小さ
い）の端部は、不純物含有半導体層（５）で被われてお
り、第１及び第２電極と半導体層との間には、どの部位
においても、不純物含有半導体を挾んだ構造となる。た
だし、この例でのチャネル長は、不純物含有半導体層で
挾持された部分の長さとなる。この構造でも、上下両方
向からの光は、ゲート電極（２）と遮光膜（９）によっ
て半導体層（４）へ入射することはなく、光によるオフ
特性の劣化は生じない。また、半導体層（４）の端部を
も、不純物含有半導体層（５）によって被っているため
、ホール注入を阻止し、良好なオフ特性を有したＴＰＴ
を得ることができる。
実施例３
次なる実施例を第６図によって説明する。基板（１）と
して板ガラス上に、スパッタ法によって、膜厚０．１５
μｍのＣｒを堆積し、これを通常のホトエツチング法に
よって加工して、ゲート電極（２）を形成する。次に、
ＣＶＤ法によって膜厚０．２５μｍのＳｉＮ膜を堆積し
てゲート絶縁膜（３）を形成後、引き続いて、ＣＶＤ法
によって、非品膜５ｉ（ａ−８ｉ）膜を膜厚０．１μｍ
堆積する。これを、ホトレジストをマスクとして、例え
ば、ＳＦｓとＣ（、Ｑａとの混合ガス雰囲気中で、高周
波高電圧を印加する通常のドライエツチング法により、
非晶質Ｓｉを加工して半導体層（４）を形成する。次に
、ＣＶＤ法によって、リンと不純物とした非晶質Ｓｉを
膜厚５０ｎｍ堆積する。次にホトレジストをマスクとし
て、実施例２と同様に不純物含有半導体層（５）を加工
形成する。さらに、スパッタ法により、ＩＴＯを膜厚０
．１μｍ堆積後、通常のホトエツチング法によって加工
し、画素電極（１０）を形成して、第６図（Ａ）とする
。
して板ガラス上に、スパッタ法によって、膜厚０．１５
μｍのＣｒを堆積し、これを通常のホトエツチング法に
よって加工して、ゲート電極（２）を形成する。次に、
ＣＶＤ法によって膜厚０．２５μｍのＳｉＮ膜を堆積し
てゲート絶縁膜（３）を形成後、引き続いて、ＣＶＤ法
によって、非品膜５ｉ（ａ−８ｉ）膜を膜厚０．１μｍ
堆積する。これを、ホトレジストをマスクとして、例え
ば、ＳＦｓとＣ（、Ｑａとの混合ガス雰囲気中で、高周
波高電圧を印加する通常のドライエツチング法により、
非晶質Ｓｉを加工して半導体層（４）を形成する。次に
、ＣＶＤ法によって、リンと不純物とした非晶質Ｓｉを
膜厚５０ｎｍ堆積する。次にホトレジストをマスクとし
て、実施例２と同様に不純物含有半導体層（５）を加工
形成する。さらに、スパッタ法により、ＩＴＯを膜厚０
．１μｍ堆積後、通常のホトエツチング法によって加工
し、画素電極（１０）を形成して、第６図（Ａ）とする
。
次にスパッタ法によって、膜厚０．１μｍのＣｒを堆積
後、通常のホトエツチング法により加工し、第１電極（
６）を形成する。さらに、同じくスパッタ法によって、
膜厚０．４μｍのＡＱを堆積後、ホトエツチング法によ
って加工し、第２電極（７）を形成して、第６図（Ｂ）
とする。次に、通常のＣＶＤ法によって膜厚０．８μｍ
のＳ ｘ Ｎ膜を堆積してパッシベーション（８）を形
成する。次いでスパッタ法により膜厚０．８μｍのＡｆ
ｌを堆積後、通常のホトエツチング法により加工して、
遮光膜（９）を形成し、第６図（Ｃ）に示した画素電極
を有したＴＰＴを得る。この例でも、半導体層（４）を
ゲート電極（２）の幅より小さく加工した後、企画に、
不純物含有半導体層（５）を被せるため、不純物含有半
導体層の加工は容易であり、この時、半導体層（４）は
ほとんど腐蝕されないという利点がある。さらに、半導
体層（４）がゲート電極（２）より小さいため、半導体
Ｗ（４）のすべてがチャネルどなる。この場合、ホール
チャネルも同様にできるが１本実施例では、第１電極（
６）及び第２電極（７）と半導体層（４）との間に、半
導体層（４）の加工面１表面ともに、不純物含有半導体
層（５）が挿入されている。したがってホールによるオ
フ時の電流増加を抑えることができた。また外部光によ
ってオフ抵抗が低下しない良好な”１” Ｆ Ｔを得る
ことができる。
後、通常のホトエツチング法により加工し、第１電極（
６）を形成する。さらに、同じくスパッタ法によって、
膜厚０．４μｍのＡＱを堆積後、ホトエツチング法によ
って加工し、第２電極（７）を形成して、第６図（Ｂ）
とする。次に、通常のＣＶＤ法によって膜厚０．８μｍ
のＳ ｘ Ｎ膜を堆積してパッシベーション（８）を形
成する。次いでスパッタ法により膜厚０．８μｍのＡｆ
ｌを堆積後、通常のホトエツチング法により加工して、
遮光膜（９）を形成し、第６図（Ｃ）に示した画素電極
を有したＴＰＴを得る。この例でも、半導体層（４）を
ゲート電極（２）の幅より小さく加工した後、企画に、
不純物含有半導体層（５）を被せるため、不純物含有半
導体層の加工は容易であり、この時、半導体層（４）は
ほとんど腐蝕されないという利点がある。さらに、半導
体層（４）がゲート電極（２）より小さいため、半導体
Ｗ（４）のすべてがチャネルどなる。この場合、ホール
チャネルも同様にできるが１本実施例では、第１電極（
６）及び第２電極（７）と半導体層（４）との間に、半
導体層（４）の加工面１表面ともに、不純物含有半導体
層（５）が挿入されている。したがってホールによるオ
フ時の電流増加を抑えることができた。また外部光によ
ってオフ抵抗が低下しない良好な”１” Ｆ Ｔを得る
ことができる。
実施例４
本発明の第４の実施例を第７図により説明する。
第７図は本発明のプロセス工程を示す図である。
ガラス基板（１）上に例えばＣｒ膜によりゲート電極（
１０）を形成し、その上に、ゲート絶縁膜（３）をＣＶ
Ｄ法によって、ＳｉＮを３００ｎｍ堆積後、引き続いて
、半導体Ｎ（４）を例えば、同じ＜ ＣＶＤ法により膜
厚１１００ｎのａ−ｓｉｗＡを堆積し、さらに、不純物
含有半導体層（５）をＣＶＤ法により、膜厚４０ｎｍで
リンが２％含まれたａ −Ｓ ｉ膜を堆積し、第７図（
Ａ）のごとく形成する。同図ＣＢ）は前記連続形成した
膜上に保護膜（１１）としてＣｒ膜を蒸着又はスパッタ
リングにより形成した状態である。同図（Ｃ）はＣｒを
パターン化後、トライエツチング法等によって不純物含
有半導体層（５）及び半導体層（４）をエツチングし加
工した状態である。使用するガスはＣＦ４．ＳＦｅを主
体としたものである。ＳｉＮ膜とａ−８ｉ膜との選択性
を向上させるためＳ Ｆ ｓ ＋ ＣＣＱ ４の混合ガ
スを使用する事もある。同図（Ｄ）は前記（Ｃ）の状態
で０２プラズ処理を行なった状態である。この時、ｎ中
層の表面はＣｒ膜でカバーされているので表面に酸化膜
が形成されることはない。しかし半導体層（４）及び、
不純物含有半導体層（５）の側面は保護膜（１１）のカ
バーがないので０２イオンにより表面にＳｉの酸化層が
形成され、これが、ホール注入防止層（１２）となる。
１０）を形成し、その上に、ゲート絶縁膜（３）をＣＶ
Ｄ法によって、ＳｉＮを３００ｎｍ堆積後、引き続いて
、半導体Ｎ（４）を例えば、同じ＜ ＣＶＤ法により膜
厚１１００ｎのａ−ｓｉｗＡを堆積し、さらに、不純物
含有半導体層（５）をＣＶＤ法により、膜厚４０ｎｍで
リンが２％含まれたａ −Ｓ ｉ膜を堆積し、第７図（
Ａ）のごとく形成する。同図ＣＢ）は前記連続形成した
膜上に保護膜（１１）としてＣｒ膜を蒸着又はスパッタ
リングにより形成した状態である。同図（Ｃ）はＣｒを
パターン化後、トライエツチング法等によって不純物含
有半導体層（５）及び半導体層（４）をエツチングし加
工した状態である。使用するガスはＣＦ４．ＳＦｅを主
体としたものである。ＳｉＮ膜とａ−８ｉ膜との選択性
を向上させるためＳ Ｆ ｓ ＋ ＣＣＱ ４の混合ガ
スを使用する事もある。同図（Ｄ）は前記（Ｃ）の状態
で０２プラズ処理を行なった状態である。この時、ｎ中
層の表面はＣｒ膜でカバーされているので表面に酸化膜
が形成されることはない。しかし半導体層（４）及び、
不純物含有半導体層（５）の側面は保護膜（１１）のカ
バーがないので０２イオンにより表面にＳｉの酸化層が
形成され、これが、ホール注入防止層（１２）となる。
この０２プラズマ処理を行なう時は、保護膜（１１）上
のホトレジマスクを除去する方が望ましい。これは０２
プラズマにより、ホトレジストが分解され有機物となっ
て基板上の部分に再付着する事が防ぐためである。０２
プラズマの条件は、ガス圧０．５〜２ 、 ＯＴｏｒｒ
、ＲＦｐｏｗｅｒ ２００ Ｗ、６０秒で行なう。
のホトレジマスクを除去する方が望ましい。これは０２
プラズマにより、ホトレジストが分解され有機物となっ
て基板上の部分に再付着する事が防ぐためである。０２
プラズマの条件は、ガス圧０．５〜２ 、 ＯＴｏｒｒ
、ＲＦｐｏｗｅｒ ２００ Ｗ、６０秒で行なう。
０２プラズマの条件はこの範囲に限定されるものではな
く、強いＳｉの酸化膜が生成できるほど良い６次に同図
（Ｅ）では、まず保護膜（１１）を硝酸第２セリウムア
ンモニウム水溶液でエツチング除去した。これはＯｚプ
ラズマ処理で表面酸化したＣｒは接触抵抗値が大きくな
るので除去するものである。その後第１電極（６）及び
第２電極（７）を、例えば各々、ＣｒとＡＱを蒸着又は
スパッタリングにより堆積し、トランジスタのソース、
及びドレイン電極を形成する。この状態においてチャネ
ル部分に相当する上部の不純物含有半導体層（５）をド
ライエツチング等により除去する。ここでドライエツチ
ングに使用するガスはＣＦ４．ＳＦ６を主体とするガス
で行ない、このガスに０２やＣＣＱ ４ガスを混入して
も良い。このようにして得たＴＰＴは、第８図の実線で
示したごとく、良好なオフ特性を示した。また同図には
、比較のため、従来のＴＰＴでの特性を点線により併記
した。
く、強いＳｉの酸化膜が生成できるほど良い６次に同図
（Ｅ）では、まず保護膜（１１）を硝酸第２セリウムア
ンモニウム水溶液でエツチング除去した。これはＯｚプ
ラズマ処理で表面酸化したＣｒは接触抵抗値が大きくな
るので除去するものである。その後第１電極（６）及び
第２電極（７）を、例えば各々、ＣｒとＡＱを蒸着又は
スパッタリングにより堆積し、トランジスタのソース、
及びドレイン電極を形成する。この状態においてチャネ
ル部分に相当する上部の不純物含有半導体層（５）をド
ライエツチング等により除去する。ここでドライエツチ
ングに使用するガスはＣＦ４．ＳＦ６を主体とするガス
で行ない、このガスに０２やＣＣＱ ４ガスを混入して
も良い。このようにして得たＴＰＴは、第８図の実線で
示したごとく、良好なオフ特性を示した。また同図には
、比較のため、従来のＴＰＴでの特性を点線により併記
した。
この図より１本発明による’Ｉ’ Ｆ Ｔが優れている
ことがよく理解される。
ことがよく理解される。
本発明によれば、ホール注入によるオフ電流の増加が抑
えられるとともに、光によるオフ抵抗の低下がないため
、良好なオフ特性を有したＴＰＴを得ることができると
いう効果がある。
えられるとともに、光によるオフ抵抗の低下がないため
、良好なオフ特性を有したＴＰＴを得ることができると
いう効果がある。
また、エツチング液中での電池作用による異常なエツチ
ング現象は起らず、半導体層表面の腐蝕はほとんどなく
、不純物含有半導体層を加工することができるという効
果がある。
ング現象は起らず、半導体層表面の腐蝕はほとんどなく
、不純物含有半導体層を加工することができるという効
果がある。
第１図は本発明の第１の実施例のＴＰＴ断面図、第２図
は従来のＴＰＴ断面図、第３図は他の従来のＴＰＴの断
面図、第４図は本発明の第１の実施例のＴＰＴ製造工程
断面図、第５図は本発明の第２の実施例のＴＰＴ製造工
程断面図、第６図は本発明の第３の実施例のＴＰＴ製造
工程断面図、第７図は本発明の第４の実施例のＴＰＴ製
造工程断面図、第８図は本発明の効果を示すＴＰＴの特
性測定例である。 １・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４・・・半導体層、５・・・不純物含有半導体層
、６・・・第１電！、７・・・第２電極、８・・・パッ
シベーション膜、９・・・遮光膜、１０・・・画素電極
、１０１・・・ホトレジスト、１０２・・・ホトレジス
ト、１１・・・保護膜、１２・・・ホール注入防止層。 と（〜
は従来のＴＰＴ断面図、第３図は他の従来のＴＰＴの断
面図、第４図は本発明の第１の実施例のＴＰＴ製造工程
断面図、第５図は本発明の第２の実施例のＴＰＴ製造工
程断面図、第６図は本発明の第３の実施例のＴＰＴ製造
工程断面図、第７図は本発明の第４の実施例のＴＰＴ製
造工程断面図、第８図は本発明の効果を示すＴＰＴの特
性測定例である。 １・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４・・・半導体層、５・・・不純物含有半導体層
、６・・・第１電！、７・・・第２電極、８・・・パッ
シベーション膜、９・・・遮光膜、１０・・・画素電極
、１０１・・・ホトレジスト、１０２・・・ホトレジス
ト、１１・・・保護膜、１２・・・ホール注入防止層。 と（〜
Claims (1)
- 【特許請求の範囲】 １、基板上に、少なくともゲート電極、ゲート絶縁膜、
半導体層、および上記半導体層の両側の電極を有する薄
膜トランジスタにおいて、ゲート絶縁膜の幅よりも半導
体層の幅が狭く、半導体層上の両側の電極が、半導体層
の端面及び表面において、不純物含有半導体層を介して
上記半導体層と接続されて成ることを特徴とした薄膜ト
ランジスタ。 ２、基板上に、少なくともゲート電極とゲート絶縁膜、
半導体層、および上記半導体層の両側の電極を有する薄
膜トランジスタにおいて、半導体層を加工後不純物含有
半導体層を堆積した後、この不純物含有半導体層を加工
することを特徴とする薄膜トランジスタの製造方法。 ３、基板上に、少なくともゲート電極、ゲート絶縁膜、
半導体層、および上記半導体層の両側の電極を有する薄
膜トランジスタにおいて、上記半導体層の側面にホール
注入防止層を設けたことを特徴とする薄膜トランジスタ
。 ４、上記ホール注入防止層が、上記半導体層の酸化膜で
あることを特徴とする特許請求の範囲第１項記載の薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8713788A JPH01259565A (ja) | 1988-04-11 | 1988-04-11 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8713788A JPH01259565A (ja) | 1988-04-11 | 1988-04-11 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01259565A true JPH01259565A (ja) | 1989-10-17 |
Family
ID=13906580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8713788A Pending JPH01259565A (ja) | 1988-04-11 | 1988-04-11 | 薄膜トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01259565A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0243739A (ja) * | 1988-08-04 | 1990-02-14 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| US5233211A (en) * | 1990-10-16 | 1993-08-03 | Agency Of Industrial Science And Technology | Semiconductor device for driving a light valve |
| JP2006243344A (ja) * | 2005-03-03 | 2006-09-14 | Sharp Corp | 液晶表示装置の製造方法 |
| JP2007199188A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| US7413940B2 (en) * | 2006-05-18 | 2008-08-19 | Au Optronics Corp. | Thin-film transistor and fabrication method thereof |
| JP2011155256A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2012094851A (ja) * | 2010-10-01 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | トランジスタの作製方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS60206174A (ja) * | 1984-03-30 | 1985-10-17 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS61145867A (ja) * | 1984-12-20 | 1986-07-03 | Canon Inc | マトリクス型薄膜トランジスタ基板 |
| JPS62126677A (ja) * | 1985-11-27 | 1987-06-08 | Sharp Corp | 薄膜トランジスタアレイ |
| JPS62131578A (ja) * | 1985-12-03 | 1987-06-13 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPH01191479A (ja) * | 1988-01-27 | 1989-08-01 | Toshiba Corp | 薄膜半導体素子 |
-
1988
- 1988-04-11 JP JP8713788A patent/JPH01259565A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56135968A (en) * | 1980-03-27 | 1981-10-23 | Canon Inc | Amorphous silicon thin film transistor and manufacture thereof |
| JPS60206174A (ja) * | 1984-03-30 | 1985-10-17 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
| JPS61145867A (ja) * | 1984-12-20 | 1986-07-03 | Canon Inc | マトリクス型薄膜トランジスタ基板 |
| JPS62126677A (ja) * | 1985-11-27 | 1987-06-08 | Sharp Corp | 薄膜トランジスタアレイ |
| JPS62131578A (ja) * | 1985-12-03 | 1987-06-13 | Seiko Instr & Electronics Ltd | 薄膜トランジスタの製造方法 |
| JPH01191479A (ja) * | 1988-01-27 | 1989-08-01 | Toshiba Corp | 薄膜半導体素子 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187551A (en) * | 1988-04-30 | 1993-02-16 | Sharp Kabushiki Kaisha | Thin film semiconductor device and liquid crystal display apparatus thereof for preventing irradiated light from reaching the semiconductor layers |
| JPH0243739A (ja) * | 1988-08-04 | 1990-02-14 | Sanyo Electric Co Ltd | 薄膜トランジスタ |
| US5233211A (en) * | 1990-10-16 | 1993-08-03 | Agency Of Industrial Science And Technology | Semiconductor device for driving a light valve |
| US5759878A (en) * | 1990-10-16 | 1998-06-02 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having epitaxially grown semiconductor single crystal film |
| US5926699A (en) * | 1990-10-16 | 1999-07-20 | Agency Of Industrial Science And Technology | Method of fabricating semiconductor device having stacked layer substrate |
| USRE36836E (en) * | 1990-10-16 | 2000-08-29 | Agency Of Industrial Science And Technology | Semiconductor device for driving a light valve |
| JP2006243344A (ja) * | 2005-03-03 | 2006-09-14 | Sharp Corp | 液晶表示装置の製造方法 |
| US7727822B2 (en) | 2005-03-03 | 2010-06-01 | Sharp Kabushiki Kaisha | Active matrix substrate and liquid crystal display device, production methods thereof and electronic device |
| JP2007199188A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
| US7413940B2 (en) * | 2006-05-18 | 2008-08-19 | Au Optronics Corp. | Thin-film transistor and fabrication method thereof |
| US7679088B2 (en) | 2006-05-18 | 2010-03-16 | Au Optronics Corp. | Thin-film transistor and fabrication method thereof |
| JP2011155256A (ja) * | 2009-12-28 | 2011-08-11 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ |
| JP2012094851A (ja) * | 2010-10-01 | 2012-05-17 | Semiconductor Energy Lab Co Ltd | トランジスタの作製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6894311B2 (en) | Active matrix substrate for liquid crystal display utilizing interconnection lines formed from multilayered films that include an aluminum-neodymium alloy layer | |
| KR100225098B1 (ko) | 박막트랜지스터의 제조방법 | |
| JP3238020B2 (ja) | アクティブマトリクス表示装置の製造方法 | |
| US6757031B2 (en) | Metal contact structure and method for thin film transistor array in liquid crystal display | |
| KR19990083238A (ko) | 액정표시장치, 매트릭스 어레이기판 및 그 제조방법 | |
| US5968850A (en) | Wiring using chromium nitride and methods of fabrication therefor, liquid crystal display panels using the same wiring and methods of fabrication therefor | |
| US5153142A (en) | Method for fabricating an indium tin oxide electrode for a thin film transistor | |
| JP2010243594A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| JP3323889B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH08236775A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JPH01259565A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR100404351B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| US7012029B2 (en) | Method of forming a lamination film pattern and improved lamination film pattern | |
| JPH11264995A (ja) | 液晶表示装置の製造方法 | |
| KR100675317B1 (ko) | 박막트랜지스터 및 그의 제조방법 | |
| JP2692914B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH07235678A (ja) | 薄膜半導体装置及びその製造方法 | |
| JP3291069B2 (ja) | 半導体装置とその作製方法 | |
| KR100275957B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH0918005A (ja) | 液晶表示装置用薄膜トランジスター | |
| KR970005952B1 (ko) | 박막트랜지스터의 제조방법 | |
| JPH08321621A (ja) | 薄膜トランジスタ | |
| JP3344051B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH09270517A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06216155A (ja) | 薄膜トランジスタの製造方法 |