JPH0346913B2 - - Google Patents

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JPH0346913B2
JPH0346913B2 JP60179569A JP17956985A JPH0346913B2 JP H0346913 B2 JPH0346913 B2 JP H0346913B2 JP 60179569 A JP60179569 A JP 60179569A JP 17956985 A JP17956985 A JP 17956985A JP H0346913 B2 JPH0346913 B2 JP H0346913B2
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JP
Japan
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voltage
cell
cells
memory
transistor
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Matsukarupin Kenii Donarudo
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International Business Machines Corp
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Publication of JPH0346913B2 publication Critical patent/JPH0346913B2/ja
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G—PHYSICS
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    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は集積半導体メモリ回路、さらに具体的
には情報の２進デジツトを記憶するのにコンデン
サを使用した極めて稠密なメモリ回路に関する。
Ｂ 開示の概要 各々メモリ・コンデンサ、スイツチング装置及
びメモリ・コンデンサの極板に接続されたビツト
線を含むセルの第１及び第２の系列に接続された
共通の感知線、並びにスイツチング装置の各々の
制御電極に接続された共通の語線を有するメモリ
配列体が与えられる。セルの各系列の電界効果ト
ランジスタである事が好ましいスイツチング装置
は感知線に始まつて順次高い閾値電圧を有し、共
通の語線に印加される電圧は最高の閾値電圧より
も高い値を有する。データは共通の語線及び所望
のセルのビツト線を順次に選択する事によつて、
メモリ・セルに記憶され、セルから読出される。
Ｃ 従来技術 集積半導体メモリ回路、特に主にメモリ・コン
デンサ及びスイツチを含むセルを使用したメモリ
回路は高いメモリ密度を有する。小さなメモリ・
セルを与えるための簡単な回路の一つは、米国特
許第3387286号に開示されている。これ等のセル
の々はメモリ・コンデンサ及び該コンデンサをビ
ツト／感知線に選択的に接続するスイツチとして
動作する電界効果トランジスタを使用している。
米国特許第3979734号はメモリ・コンデンサ及
びバイポーラ・トランジスタを使用したメモリ配
列体を開示している。語組織をなすこの後者の配
列体において、セルの各メモリ・セルは単に個別
のビツト／感知線に接続された一つのコンデンサ
端子を有し、語を形成する選択セルはその語のメ
モリ・コンデンサの他の端子に結合するための語
パルスを使用して同時にアクセスされている。
米国特許第4080590号にはユニポーラ技術を使
用して形成され、一つの端子がビツト／感知線に
接続され、他の端子が語線からのパルスによつて
電荷源に結合された反転メモリ・コンデンサを有
するセルが開示されている。これ等のセルの語組
織配列体を与えるために、各語は半導体基板の表
面に配置された電荷源及び電荷源から間隔を隔て
た、半導体の表面に配置された複数の反転コンデ
ンサを含む。情報はその１及び０ビツトを表わす
２つの異なる大きさの電圧をコンデンサの各々の
一つの端子に印加し、他方語パルスでコンデンサ
間の基板の表面に反転層を形成し、コンデンサの
各々と直列に電荷源を相互接続する事によつて、
コンデンサに書込まれている。この電荷は再び語
パルスが電荷源とコンデンサの各々とを接続する
時にメモリ・コンデンサの電圧を測定する事によ
つて検出されている。
米国特許第4040017号には、米国特許第080590
号に開示されたものの改良であるメモリを開示し
ている。この改良メモリでは、選択的パルスによ
つて電荷源が電荷をメモリ・コンデンサに注入し
ている。電荷のパルスは語パルスの少なく共開始
時に始まり、語パルスの終了前に終る様に調時さ
れている。さらに語パルスの終了前に電荷源の電
圧は余分な電荷を排出するための電荷シンクを形
成する様にセツトされる。この電荷の流れを使用
した技術は、充填−漏洩（フイル−スピル）動作
と呼ばれる。
米国特許第4040016号には、上述の米国特許第
4040017号と同じ型であるが、メモリの各セルが
一対の反転コンデンサを有し、各コンデンサの一
つの極板が一対のビツト／感知線の一つに接続さ
れ、他の極板は語線にパルスが与えられた時に電
荷源に結合されるメモリを開示している。米国特
許第4086662号は上述の米国特許第3387286号に開
示された型で複数の感知線のための共通の感知増
幅器が与えられ、セルが語線と感知線の各交点に
与えられ、制御線がセルのメモリ・コンデンサの
極板に接続され、語線が所望のセルから情報を読
取り、もしくはこれに書込むメモリを開示してい
る。
米国特許第4413329号はデータ感知再記憶機構
が使用されて、データ感知線が選択されたセルの
電荷状態を感知し、データ応答回路が個別にアク
セスされる書込み装置もしくはトランジスタによ
つて低電圧信号を再書込みするメモリ・セルを開
示している。
1980年11月刊のアイ・ビー・エム・テクニカ
ル・デイスクロージヤ・バレテイン第23巻、第６
号、第2331−2332頁のエル・アルズビ及びダブリ
ユー・デイ・レクラインの論文「感知信号を改良
したワン・デバイス・メモリ・セル配列体」
（The IBM Technical Disclosure Bulletin
Article“Onedevice Memory Cell Arrangement
with Improued Sense Signals”Vol.23、No.６、
November 1980、pp.2331−2332、by L.Arzubi
and W.D.Loeklein）は各々のセルがメモリ・コ
ンデンサ及びトランジスタを含み、メモリ・コン
デンサの極板に印加される電圧が感知されたデー
タの状態に依存するメモリ配列体を開示してい
る。
1983年４月18日出願の米国特許出願第485808号
には第１のスイツチング装置を介して第１のメモ
リ・コンデンサに、及び第２のスイツチング装置
を介して第２のメモリ・コンデンサに接続してい
る共通の感知線、第１及び第２のスイツチング装
置の制御電極に接続した共通の語線、第１のメモ
リ・コンデンサの極板に接続した第１のビツト
線、第２のメモリ・コンデンサの極板に接続した
第２のビツト線を有するメモリ配列体を開示して
いる。データは共通の語線及び第１のビツト線を
選択する事によつて第１のメモリ・コンデンサに
記憶され、これから読取られ、又データは共通の
語線及び第２のビツト線を選択する事によつて第
２のビツト線に記憶され、これから読取られてい
る。
Ｄ 発明が解決しようとする問題点 本発明の目的は、セルの各々が極めて小さな面
積を占め単一のメモリ・コンデンサ及び単一の感
知線に結合され、セル当りのキヤパシタンスが低
い改良メモリ配列体を与え、高い信号転送率及び
感知線のピツチの増大を与える事にある。
Ｅ 問題点を解決するための手段 本発明に従い、第１及び第２のセルの系列に接
続された共通の感知線を有し、各セルの系列の各
セルがメモリ・コンデンサ、スイツチング装置及
びメモリ・コンデンサの極板に接続されたビツト
線を有し、共通の語線が各スイツチング装置の制
御電極に接続されているメモリ配列体が与えられ
る。電界効果トランジスタである事が好ましい、
セルの各系列のスイツチング装置は感知線に始ま
つて、漸進的に高い閾値電圧を有し、共通の語線
に印加される電圧は最高の閾値電圧よりも大きな
値を有する。データは所望のセルの共通の語線及
びビツト線を順次に選択する事によつてメモリ・
コンデンサに記憶され、これから読取られる。
Ｆ 実施例 第１図を参照するに、共通の感知線SLの右側
に配列されたメモリ・セル１０，１２，１４及び
１６の第１の系列並びに、感知線SLの左側に配
列されたメモリ・セル１８，２０，２２及び２４
の第２の系列を含む本発明の回路の実施例が示さ
れている。セルの第１の系列のセル１０はトラン
ジスタＴ１、一つの極板が節点Ｎ１でトランジス
タＴ１に接続されたメモリ・コンデンサＣ１及び
メモリ・コンデンサＣ１の他の極板に接続された
ビツト線BL１を含む。セル１２はトランジスタ
Ｔ２、一つの極板が節点Ｎ２でトランジスタＴ２
に接続されたメモリ・コンデンサＣ２及びメモ
リ・コンデンサＣ２の他の極板に接続されたビツ
ト線BL２を含む。セル１４はトランジスタＴ３、
一つの極板が節点Ｎ３でトランジスタＴ３に接続
されたメモリ・コンデンサＣ３及びメモリ・コン
デンサＣ３の他の極板に接続されたビツト線BL
３を含む。セルの第１の系列の最後のセルである
セル１６は、トランジスタＴ４、一つの極板が節
点Ｎ４でトランジスタＴ４に接続されたメモリ・
コンデンサＣ４及びメモリ・コンデンサＣ４の他
の極板に接続されたビツト線BL４を含む。セル
の第２の系列のセル１８はトランジスタＴ５、一
つの極板が節点NEでトランジスタＴ５に接続さ
れたメモリ・コンデンサＣ５及びコンデンサＣ５
の他の極板に接続されたビツト線BL５を含む。
セル２０はトランジスタＴ６、一つの極板が節点
Ｎ６でトランジスタＴ６に接続されたメモリ・コ
ンデンサＣ６及びコンデンサＣ６の他の極板に接
続されたビツト線BL６を含む。セル２２はトラ
ンジスタＴ７、一つの極板が節点Ｎ７でトランジ
スタＴ７に接続されたメモリ・コンデンサＣ７及
びコンデンサＣ７の他の極板に接続されたビツト
線BL７を含む。セルの第２の系列の最後のセル
であるセル２４はトランジスタＴ８、一つの極板
が節点Ｎ８でトランジスタＴ８に接続されたメモ
リ・コンデンサＣ８及びコンデンサＣ８の他の極
板に接続されたビツト線BL８を含んでいる。電
界効果トランジスタ型のものである事が好ましい
トランジスタＴ１，Ｔ２，Ｔ３及びＴ４は例えば
1.5、2.0、2.5及び3.0ボルトの閾値電圧を有する。
同じく電界効果トランジスタ型のものである事が
好ましいトランジスタＴ５，Ｔ６，Ｔ７及びＴ８
は夫々、例えば1.5、2.0、2.5及び3.0ボルトの閾
値電圧を有する。セルの第１の系列において、ト
ランジスタＴ１は共通の感知線SL及び節点Ｎ１
間に接続され、トランジスタＴ２は節点Ｎ１及び
接点Ｎ２間に接続され、トランジスタＴ３は節点
Ｎ２及び節点Ｎ３に接続され、並びにトランジス
タＴ４は節点Ｎ３及び節点Ｎ４間に接続されてい
る。セルの第２の系列で、トランジスタＴ５は共
通感知線SL及び接点Ｎ５間に接続され、トラン
ジスタＴ６は節点Ｎ５及び節点Ｎ６間に接続さ
れ、トランジスタＴ７は節点Ｎ６及び節点Ｎ７間
に接続され、並びにトランジスタＴ８は節点Ｎ７
及び節点８間に接続されている。共通の語線WL
はトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，
Ｔ６，Ｔ７及びＴ８の各々の制御電極即ちゲート
電極に接続され、通常の型の語線パルス回路２６
に接続されている。感知増幅器兼電圧バイアス回
路２８は感知線SLに接続され、又接続線３２を
介してデータ兼電圧バイアス回路３０に接続され
ている。データ兼電圧バイアス回路３０は又ビツ
ト線BL１，BL２，BL３，BL４，BL５，BL
６，BL７及びBL８の各々に接続されている。回
路２６，２８及び３０によつて夫々線WL、SL並
びにBL１，BL２，BL３，BL４，BL５，BL
６，BL７及びBL８の各々に選択的に印加される
電圧は好ましくはVH（＝＋5V）である。
第１図に示された回路の動作をより良く理解す
るために、本発明の回路の一つのセルを動作する
のに使用されるパルス波形を示した第２図を参照
されたい。
第１図の例えばセル１０へ情報の「０」２進デ
イジツト即ち情報を書込むために、第２図の時刻
t0に示された如く語線WL上の電圧は＋5Vに上昇
してトランジスタＴ１をオンに転じ、及び感知線
SL上の電圧は＋５ホルトから0V及び＋3V間の電
圧値に、即ち少なく共一つの閾値、例えばトラン
ジスタＴ１の閾値である1.5V分だけ減少され、
前に節点Ｎ１に０もしくは１デイジツトのいずれ
かが記憶されていたかにかかわらず、第１のメモ
リ節点Ｎ１上の電圧は＋3.5ボルトよりも若干低
い値に調節される。時刻t1もしくはその前に第１
のビツト線BL１上の電圧は＋5Vに上昇されて０
デイジツトが書込まれる。時刻t1で感知線SL上
の電圧は＋5Vに戻り、第１のメモリ節点Ｎ１を
＋3.5Vに駆動する。この値は電圧VHから電圧VT
を引いた値に等しい。時刻t2にトランジスタＴ１
をオフに転ずる事によつて第１のメモリ節点Ｎ１
に電荷がトラツプされる。待機中、語線WL上の
電圧は0Vに保持され、ビツト線BL１上及び感知
線SL上の電圧は＋5Vに増加され、節点Ｎ１の電
圧は3.5Vに保持されている。
節点Ｎ１に記憶されている０デイジツトを読取
る時は、語線WL上の電圧は時刻t3で示された如
く＋5Vに増大され、ビツト線BL１上の電圧は
0Vに降下され、節点Ｎ１の電圧は＋3.5ボルトよ
りも若干下に減少し、トランジスタＴ１をオンに
転じ、感知線SLを電圧△Ｖだけ放電する。この
△Ｖはビツト線SL上の電圧変化、即ち5Vにメモ
リ・コンデンサＣ１のキヤパシタンスを掛け、感
知線SLのキヤパシタンスで割つた値に等しい。
語線WLの電圧は時刻t4でオフに転ぜられる。感
知線SL上の電圧が通常の差動感知増幅器でよい
感知増幅器回路２８に印加される時、感知線SL
上の電圧降下△Ｖは△Ｖ／2Vの基準電圧を有す
る増幅器回路２８をセツトするに十分であり、こ
の様にして感知線SLは時刻t5に放電し大地電圧
即ち０ボルトになる。
第２図の時刻t6で示された如く、セル１０に
「１」２進デイジツト、即ち情報ビツトを書込む
ためには、語線WLの電圧は＋5Vに増大され、感
知線SL上の電圧は再び0V及び＋3V間の値に調節
され、節点Ｎ１の電圧は3.5ボルトより若干下の
値にされる。時刻t6もしくはその前に、ビツト線
BL１上の電圧は0Vにセツトされ、１デイジツト
が書込まれる。時刻t7において、感知線SL上の
電圧は＋5Vに増大し、節点Ｎ１上の電圧は＋
3.5Vに上昇する。時刻t8に語線WLは0Vにセツト
される。時刻t9において、ビツト線BL1上の電圧
は再び＋5Vに増大し、節点Ｎ１上の電圧は略、
VHボルトの２倍から閾値電圧VTを引いた値より
若干低い値、即ち約7.5Vに増大する。この誤差
はコンデンサＣ１のキヤパシタンス以外の節点Ｎ
１の浮遊キヤパシタンスによる。
次に節点Ｎ１に記憶された１デイジツトを読取
るために、時刻t10で示された如く語線WL上の電
圧は＋５ボルトに増大し、ビツト線BL１上の電
圧は０ボルトに降下され、節点Ｎ１の電圧は＋
3.5Vに減少、即ち復帰される。節点Ｎ１の電圧
はトランジスタＴ１の制御ゲートの電圧から閾値
電圧を引いた値よりも小さくないので、トランジ
スタＴ１はオンにならず、従つて、感知線SL上
の電圧は＋５ボルトに保持される。従つて感知増
幅器２８は感知線SLを放電する様にはセツトさ
れない。トランジスタＴ１は時刻t11にオフに転
ぜられる。
セル１０が書込みもしくは読取られつつある間
に、ビツト線BL２乃至BL８上の電圧は＋５ボル
トに保持されている事に注意されたい。従つて、
セル１０のトランジスタＴ１をオンにするために
語線WLに＋5Vが印加されたとしても、セル例え
ばセル１８はセル１０の読取り中には撹乱されな
い。それはセル１８のトランジスタＴ５がオンに
転ぜられていないからである。セル１８の感知節
点Ｎ５に記憶された電圧は０デジツトを記憶して
いる時は＋3.5Vにあり、１デイジツトを記憶し
ている時は略VHの２倍から閾値電圧VTを引いた
値、即ち＋7.5Vにある。従つて＋5Vがトランジ
スタＴ５の制御ゲートに印加される時は、メモリ
節点Ｎ５の電圧はトランジスタＴ５の制御ゲート
電圧から閾値電圧1.5Vを引いた値未満ではない。
情報をセル１０中に書込む時は、感知線SLは０
及び３ボルト間にセツトされているのでセル１８
を撹乱する。従つてセルの好ましい動作は以下詳
細に説明される様に、任意のセルに書込みもしく
は再記憶する前にすべてのセルを読取る事であ
る。データ節点から感知されたデータは夫々のビ
ツト線に記憶される。例えば節点Ｎ１から感知増
幅器２８によつて感知されたデータは接続線３２
を介してデータ兼電圧バイアス回路３０に送られ
ビツト線BL１に記憶される。
セル１２，１４，１６，１８，２０，２２及び
２４への情報の書込みはセル１０への書込みと同
様にして、同時に行われる。さらに具体的には、
８個のすべてのセルは同時に、語線WLに＋５ボ
ルトを印加し、感知線上の電圧を０乃至5Vから
最大の値VTを引いた値に降下させ、ビツト線BL
１−BL８の各々に、夫々０もしくは１デイジツ
トのいずれを特定のセルに書込むかに依存して５
もしくは0Vの電圧を印加する事によつて書込ま
れる。次に感知線SL上の電圧は＋５ボルトに上
昇され、各節点を５Ｖ−VTボルトにし（ここで
VTは夫々のセルのトランジスタの閾値電圧であ
る）、語線WL電圧は０ボルトに減少される。待
機中は、すべてのビツト線BL１−BL８上の電圧
は＋５ボルトに上昇する。従つて、各節点Ｎ１−
Ｎ８の電圧は現在、VH−VTにあつて０デイジツ
トを示すか、もしくは２VH−VTにあつて１デイ
ジツトを示している。トランジスタＴ１−Ｔ４及
びＴ５−Ｔ８は異なつた閾値電圧を有するのでセ
ルのすべてが同じ２進デイジツト情報を記憶した
としても、節点Ｎ１−Ｎ４及びＮ５−Ｎ８は若干
異なる電圧値にある。
情報は８個のセル１０−２４から順次に読出さ
れる。上述の如く、語線WLに＋5Vを印加し、ビ
ツト線BL２の電圧を0Vに降下させ、感知線SL
を＋5Vに浮遊させる事によつてセル１０が読取
られた後に、そのデータはビツト線BL１に記憶
される。０デイジツトが節点Ｎ２に記憶されてい
た場合には感知線SLの電圧は減少し、語線WLが
0Vに戻つた後に感知増幅器２８は感知線SLの電
圧を０ボルトに減少する。しかしながら、１ビツ
トが節点Ｎ２に記憶されていると、感知線SLの
電圧は＋５ボルトに残され、１デイジツトが記憶
されている事が示される。次に節点Ｎ２からのデ
ータは接続線３２及びデータ兼電圧バイアス回路
３０を介してビツト線BL２に記憶される。次に
セル１４が同じ様にして読取られ、続いて同じ様
にセル１６が読取られる。次にセル１８，２０，
２２及び２４が順次に読取られ、節点Ｎ５，Ｎ
６，Ｎ７及びＮ８からのデータは夫々ビツト線
BL５，BL６，BL７及びBL８に記憶される。８
個のセルすべてのデータが夫々のビツト線に記憶
された後、データは語線WLに＋5Vを印加し、感
知線SLの電圧を０及び5Vの値から最大のVTの値
を引いた値に降下させる事によつて、夫々の節点
Ｎ１乃至Ｎ８に同時に再記憶される。その後感知
線SLの電圧は＋５ボルトに上昇され、次に語線
WLの電圧は大地電圧に降下される。再び待機期
間にはすべてのビツト線BL１−BL８は＋５ボル
トに上昇される。
感知線SLに一番近いセル、即ち最低の閾値電
圧を有するトランジスタを有するセルを最初に読
出し、より高い閾値電圧を有するトランジスタを
有するセルを順番に読取る必要がある事を理解さ
れたい。さらに、感知線SLに最も近いセルから
のデータが読出されて実質上すべての他のセルか
ら絶縁されている夫々のビツト線に記憶される限
り、セルの系列の他のセルが順次に読出し可能な
事を理解されたい。節点Ｎ１はトランジスタＴ１
を介して感知線SLに結合され、節点Ｎ２はトラ
ンジスタＴ１及びＴ２を介して感知線SLに結合
されている。又節点Ｎ３及びＮ４も同じ様にして
すべての介在するトランジスタを介して感知線
SLに結合されている。又節点Ｎ５−Ｎ８も同様
にトランジスタＴ５−Ｔ８を介して感知線SLに
結合されている。例えば節点Ｎ４を読出す時には
節点Ｎ１，Ｎ２及びＮ３の各々の電圧はVH−VT
ボルトもしくは２VH−VTボルトにあつて、感知
線SLを放電しない事に注意されたい。従つて感
知線SLはセル１６が０デイジツトにある事を示
して節点Ｎ４の電圧がVH−VTの電圧にある時に
だけ放電される。
これ迄の説明ではセルは、セル１０、セル１
２、セル１８、セル２０、セル２２及びセル２４
の順序で読出されるものとして説明されたが、セ
ルは異なる順序、即ちセル１０、セル１８、セル
１２、セル２０、セル１４、セル２２、セル１６
及びセル２４の順序でも読出す事が可能な事に注
意されたい。本発明に従い一本の感知線及び一本
の語線が多くのメモリ・セルによつて共有され、
ワン・デバイス型のセルのセル密度が改良された
新規なメモリが開示された。複数のセルを感知線
の両側に配列する事によつてチツプもしくはウエ
ハの所与の面積内のセルの数を著しく増大する事
が出来る。この様にして所定の数のセル当りの感
知線の長さを短かくする事が出来、メモリ・コン
デンサと感知線間の信号転送率が改善される。又
一般に知られているワン・デバイス・セル配列体
で得られたピツチよりもはるかに高い感知増幅器
のピツチが与えられる。この事は極めて小さな半
導体基板の表面積を占めるメモリ・セルの製造す
る時に極めて重要である。
本発明の原理に従うメモリ配列体は通常のワ
ン・デイバイス・メモリ配列体に見出されるより
もメモリ・コンデンサにかかる電圧が低い。それ
は待機中にメモリ・コンデンサにまたがる電圧が
常に5V以下であるからである。通常のワン・デ
バイス・メモリ配列体においては、コンデンサの
基準極板は5Vにあるが、0Vで０デイジツトが記
憶され、メモリ・コンデンサにまたがつて5Vの
電圧差を生じている。メモリ・コンデンサにまた
がる電圧が減少するので、コンデンサの誘電層を
薄くする事が出来、所定の領域の記憶容量を高め
る事が出来る。さらに本発明は読取り動作中、即
ちビツト線が＋５ボルトから大地電圧に変化する
時にメモリ・コンデンサから完全に5Vを放電す
る。通常のワン・デバイス・メモリではコンデン
サの放電は語線の一閾値電圧以下の電圧の変化、
即ち約3.5Vに制限される。同様に、通常のワ
ン・デバイス・メモリでは5Vの放電を達成する
のに増圧（ブースト）語線を必要とする。本発明
のメモリ配列体は又一般に知られている折返し感
知線兼マルチプレクス感知増幅器配列体に使用さ
れる。
セルの配列体は明瞭のために８個のセルに結合
されたわずか一本の語線及び一本の感知線として
説明されたが、本発明は各感知線に４，８，１
６，もしくはそれ以上のセルが結合された100本
以上の語線、及び100本以上の感知線を有する数
百、数千ものセルに適用出来る。第１図に示され
如く配列された追加のセルは他の感知増幅器兼電
圧バイアス回路２８によつて語線WL及びデータ
兼電圧バイアス回路３０に接続される。追加のセ
ルが特に共通の半導体基板３０に形成される時は
これらのセルは第１図のセル１０−２４から適切
に絶縁される。
Ｇ 発明の効果 本発明に従い、セルの各々が極めて小さな面積
を占め、単一のメモリ・コンデンサ及び単一の感
知線に結合され、セル当りのキヤパシタンスが低
い改良メモリ配列体が与えられ、高い信号転送率
及び感知線のピツチの増大が与えられる。
【図面の簡単な説明】
第１図は各々が共通の語線及び共通の感知線に
結合された８個のセルを有する本発明のメモリ回
路を示す。第２図は第１図に示された回路のセル
を動作させるのに使用されるパルスの図である。 １０，１２，１４，１６……第１の系列のメモ
リ・セル、１８，２０，２２，２４……第２の系
列のメモリ・セル、２６……語線パルス回路、２
８……感知増幅器兼電圧バイアス回路、３０……
データ兼電圧バイアス回路、BL１，２，３，４，
５，６，７，８……ビツト線、SL……感知線、
WL……語線、Ｔ……トランジスタ、Ｃ……コン
デンサ、Ｎ……節点。

Claims (1)

  1. 【特許請求の範囲】 １ 直列に接続されたトランジスタ及びメモリ・
    コンデンサを各々有する第１及び第２のセルであ
    つて、上記第１及び第２のセルの上記トランジス
    タが直列に接続され、上記第１のセルの上記トラ
    ンジスタが上記第２のセルの上記トランジスタの
    閾値電圧よりも低い閾値電圧を有する第１及び第
    ２セルと、 上記第１及び第２のセルの上記トランジスタの
    制御電極に制御信号を共通に印加する手段と、 上記第１のセルの上記トランジスタを介して上
    記第１のセルの上記メモリ・コンデンサに結合さ
    れ且つ上記第２のセルの上記トランジスタを介し
    て上記第２のセルの上記メモリ・コンデンサに結
    合された共通の感知線と、 上記第１のセルの上記メモリ・コンデンサの、
    上記トランジスタに接続されていない側の電極に
    接続された第１のビツト線と、 上記第２のセルの上記メモリ・コンデンサの、
    上記トランジスタに接続されていない側の電極に
    接続された第２のビツト線と を有するメモリ。
JP60179569A 1984-12-31 1985-08-16 メモリ Granted JPS61162897A (ja)

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Application Number Priority Date Filing Date Title
US06/687,795 US4648073A (en) 1984-12-31 1984-12-31 Sequential shared access lines memory cells
US687795 2003-10-17

Publications (2)

Publication Number Publication Date
JPS61162897A JPS61162897A (ja) 1986-07-23
JPH0346913B2 true JPH0346913B2 (ja) 1991-07-17

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ID=24761872

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JP60179569A Granted JPS61162897A (ja) 1984-12-31 1985-08-16 メモリ

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EP (1) EP0186745B1 (ja)
JP (1) JPS61162897A (ja)
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EP0186745A2 (en) 1986-07-09
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EP0186745B1 (en) 1991-02-27
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