JPH0347035B2 - - Google Patents
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- JPH0347035B2 JPH0347035B2 JP63272968A JP27296888A JPH0347035B2 JP H0347035 B2 JPH0347035 B2 JP H0347035B2 JP 63272968 A JP63272968 A JP 63272968A JP 27296888 A JP27296888 A JP 27296888A JP H0347035 B2 JPH0347035 B2 JP H0347035B2
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- JP
- Japan
- Prior art keywords
- pulse
- frequency
- output
- signal
- oscillation
- Prior art date
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- Processing Of Color Television Signals (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、家庭用磁気録画再生装置（VTR）
などにおける集積化に適したバーストゲートパル
ス発生回路に関する。
などにおける集積化に適したバーストゲートパル
ス発生回路に関する。
VTRにおいては、カラーテレビジヨン信号の
記録再生処理に際してバースト信号の抜取りや再
挿入などの操作が必要であり、そのためのバース
トゲートパルスを得ることが必要となる。
記録再生処理に際してバースト信号の抜取りや再
挿入などの操作が必要であり、そのためのバース
トゲートパルスを得ることが必要となる。
従来、このようなバーストゲートパルス発生回
路としては、水平同期パルスをLCR素子などか
らなる遅延回路で遅延して得るようにしたものが
知られていた。その一例を示すと、たとえば第１
図に示すように、抵抗Ｒ、インダクタンスコイル
Ｌ、コンデンサＣからなるローパスフイルタ１の
入力１１に水平同期パルスを供給し、ローパスフ
イルタ１で遅延整形して所定の遅れ時間と所定の
パルス幅を有するバーストゲートパルスを出力１
２に得るようになつている。
路としては、水平同期パルスをLCR素子などか
らなる遅延回路で遅延して得るようにしたものが
知られていた。その一例を示すと、たとえば第１
図に示すように、抵抗Ｒ、インダクタンスコイル
Ｌ、コンデンサＣからなるローパスフイルタ１の
入力１１に水平同期パルスを供給し、ローパスフ
イルタ１で遅延整形して所定の遅れ時間と所定の
パルス幅を有するバーストゲートパルスを出力１
２に得るようになつている。
しかしながら、このような回路では、比較的大
容量のコンデンサＣとインダクタンスの大きなコ
イルＬなどの素子を要するので、回路を集積化し
ようとしても、このようなＬやＣの素子は集積化
が困難なため、これらの素子はIC外付け回路と
せざるを得ず、そのため外付け素子数が増加して
コストアツプとなつていた。
容量のコンデンサＣとインダクタンスの大きなコ
イルＬなどの素子を要するので、回路を集積化し
ようとしても、このようなＬやＣの素子は集積化
が困難なため、これらの素子はIC外付け回路と
せざるを得ず、そのため外付け素子数が増加して
コストアツプとなつていた。
また、Ｒ，Ｌ，Ｃ素子の特性のバラツキや温度
依存性などにより遅延時間やスレツシホールドレ
ベルに変化を受けやすく、そのため得られたゲー
トパルスのパルス位置やパルス幅が変動し、カラ
ーバースト信号の抜取りに際しその一部が欠落し
たり、映像信号の一部を誤つて拾うなどして正し
い位相情報が得られず、色相むらなどの歪の原因
となつていた。
依存性などにより遅延時間やスレツシホールドレ
ベルに変化を受けやすく、そのため得られたゲー
トパルスのパルス位置やパルス幅が変動し、カラ
ーバースト信号の抜取りに際しその一部が欠落し
たり、映像信号の一部を誤つて拾うなどして正し
い位相情報が得られず、色相むらなどの歪の原因
となつていた。
その上、VTRの記録時と再生時では、水平同
期パルスとバースト信号の時間関係が異なるもの
となつている場合があり、このようなときにはゲ
ートパルスの位置を変化させなければならない
が、従来のＲ，Ｌ，Ｃ素子からなる回路では、正
確な切換えが困難で複雑な構成となる欠点があつ
た。
期パルスとバースト信号の時間関係が異なるもの
となつている場合があり、このようなときにはゲ
ートパルスの位置を変化させなければならない
が、従来のＲ，Ｌ，Ｃ素子からなる回路では、正
確な切換えが困難で複雑な構成となる欠点があつ
た。
本発明の目的は、上記した従来技術の欠点を除
き、特性が安定で正確なゲートパルスが得られ、
IC化が容易な上、パルス位置の切換も簡単に行
なえるバーストゲートパルス発生回路を提供する
にある。
き、特性が安定で正確なゲートパルスが得られ、
IC化が容易な上、パルス位置の切換も簡単に行
なえるバーストゲートパルス発生回路を提供する
にある。
この目的を達成するため、本発明は、水平同期
信号からデジタル的な方法によりゲートパルスを
得るようにした点を特徴とする。
信号からデジタル的な方法によりゲートパルスを
得るようにした点を特徴とする。
家庭用のVTRなどにおいては、色信号を低域
に変換して記録する、いわゆる色信号低域変換方
式が採用されており、かつ高密度記録のため低域
変換した色信号の位相を１水平走査期間（1H）
ごとに90゜移相させて記録するようになつている。
そのため、水平走査周波数fHの40倍の630KHzの
周波数帯に色信号を低域変換し、さらに1Hごと
に90゜の移相を行なうため630KHzの４倍の
2.52MHzの基準発振器を設け、その出力を1/4分
周してそれぞれ90゜位相の異なる４つの信号を作
り、それを1Hごとに切換えて使用するようにな
つている方式のものがある。そこで、本発明で
は、この2.52MHzの基準発振器の出力を利用す
ることにより、好結果が得られるようにすること
ができる。
に変換して記録する、いわゆる色信号低域変換方
式が採用されており、かつ高密度記録のため低域
変換した色信号の位相を１水平走査期間（1H）
ごとに90゜移相させて記録するようになつている。
そのため、水平走査周波数fHの40倍の630KHzの
周波数帯に色信号を低域変換し、さらに1Hごと
に90゜の移相を行なうため630KHzの４倍の
2.52MHzの基準発振器を設け、その出力を1/4分
周してそれぞれ90゜位相の異なる４つの信号を作
り、それを1Hごとに切換えて使用するようにな
つている方式のものがある。そこで、本発明で
は、この2.52MHzの基準発振器の出力を利用す
ることにより、好結果が得られるようにすること
ができる。
以下、本発明の実施例を図面について説明す
る。
る。
第２図は上記のように2.52MHzの基準発振器
を有するVTRに本発明を適用した一実施例で、
２は位相検波回路、３は2.52MHzの電圧制御発
振器（VCO）、４は1/4分周器、５は1/40分周器、
６は複合同期信号から水平同期信号だけを抜取る
ためのの水平同期ゲート７は比較波発生部、８は
位相選択回路、１３はクロツクパルス設定部、１
４は第１の分周手段となる同期形の1/4分周回路、
１５は第２の分周手段となる同期形の1/6分周回
路、１６はリセツトパルス設定部である。なお、
９はVCO３を必要に応じて制御するための制御
電圧端子、１０はテレビジヨン信号から分離され
た複合同期信号が供給されている端子、１１は水
平同期パルス入力、１２はバーストゲートパルス
出力である。
を有するVTRに本発明を適用した一実施例で、
２は位相検波回路、３は2.52MHzの電圧制御発
振器（VCO）、４は1/4分周器、５は1/40分周器、
６は複合同期信号から水平同期信号だけを抜取る
ためのの水平同期ゲート７は比較波発生部、８は
位相選択回路、１３はクロツクパルス設定部、１
４は第１の分周手段となる同期形の1/4分周回路、
１５は第２の分周手段となる同期形の1/6分周回
路、１６はリセツトパルス設定部である。なお、
９はVCO３を必要に応じて制御するための制御
電圧端子、１０はテレビジヨン信号から分離され
た複合同期信号が供給されている端子、１１は水
平同期パルス入力、１２はバーストゲートパルス
出力である。
VCO３から2.52MHzの信号３ａが現われると
１／４分周器４の出力に630KHz、即ち40fHの信号４
ａが得られ、これが1/40分周期５で分周されfHの
信号となつて水平同期ゲート６に供給されて端子
１０からの複合同期信号から垂直同期信号や等化
パルスを除き、水平同期パルスだけを抜き出して
位相検波回路２に供給する。
１／４分周器４の出力に630KHz、即ち40fHの信号４
ａが得られ、これが1/40分周期５で分周されfHの
信号となつて水平同期ゲート６に供給されて端子
１０からの複合同期信号から垂直同期信号や等化
パルスを除き、水平同期パルスだけを抜き出して
位相検波回路２に供給する。
また、分周器５からのfH信号は比較波発生部７
で波形整形された信号７ａとなつて位相検波回路
２に供給され、ここで水平同期パルスと位相比較
される。そして、位相比較してその差に応じた制
御電圧が位相検波回路２からVCO３に与えられ
るので、結局、VCO３からの2.52MHzの信号３
ａは端子１０に供給されている同期信号の水平同
期パルスに位相同期した信号となつている。この
VOC３の信号は1/4分周された信号４ａとなり位
相選択回路８から40fH信号となつて色信号低域変
換方式に使用されている。
で波形整形された信号７ａとなつて位相検波回路
２に供給され、ここで水平同期パルスと位相比較
される。そして、位相比較してその差に応じた制
御電圧が位相検波回路２からVCO３に与えられ
るので、結局、VCO３からの2.52MHzの信号３
ａは端子１０に供給されている同期信号の水平同
期パルスに位相同期した信号となつている。この
VOC３の信号は1/4分周された信号４ａとなり位
相選択回路８から40fH信号となつて色信号低域変
換方式に使用されている。
そこで、本発明によるバーストゲートパルス発
生回路は、このVOC３からの信号３ａをクロツ
クパルスとして利用し、これをクロツクパルス設
定部１３に入力１１からの水平同期パルスと一緒
に供給する。設定部１３からのクロツクパルスは
第１の分周手段である1/4分周回路１４に供給さ
れ、バーストゲートパルスの水平同期パルスから
の遅れ時間を設定する。ついでその出力は第２の
分周手段である1/6分周回路１５にクロツクパル
スとして供給され、バーストゲートパルスのパル
ス幅を設定すると共にリセツトパルス設定部１６
に信号を与え、水平同期パルスの立上りに始まる
一連の動作を次の同期パルスの立上り以前に終了
させる。
生回路は、このVOC３からの信号３ａをクロツ
クパルスとして利用し、これをクロツクパルス設
定部１３に入力１１からの水平同期パルスと一緒
に供給する。設定部１３からのクロツクパルスは
第１の分周手段である1/4分周回路１４に供給さ
れ、バーストゲートパルスの水平同期パルスから
の遅れ時間を設定する。ついでその出力は第２の
分周手段である1/6分周回路１５にクロツクパル
スとして供給され、バーストゲートパルスのパル
ス幅を設定すると共にリセツトパルス設定部１６
に信号を与え、水平同期パルスの立上りに始まる
一連の動作を次の同期パルスの立上り以前に終了
させる。
次に本発明によるバーストゲートパルス発生回
路の一実施例の詳細を第３図について説明する。
路の一実施例の詳細を第３図について説明する。
第３図において、１７，１８はＲ〜Ｓフリツプ
フロツプを構成するNANDゲート、１９はクロ
ツクパルス３ａをゲートするためのNANDゲー
ト、２０，２３はインバータ、２１は例えば５個
のインバータを直列に接続してなる遅延回路、２
２はNANDゲートである。
フロツプを構成するNANDゲート、１９はクロ
ツクパルス３ａをゲートするためのNANDゲー
ト、２０，２３はインバータ、２１は例えば５個
のインバータを直列に接続してなる遅延回路、２
２はNANDゲートである。
また、Ｆ１，Ｆ２は第１の分周回路１４を構成
し、1/4分周を行なうための同一クロツクが入力
されるＤタイプ・フリツプフロツプ、Ｆ３，Ｆ
４，Ｆ５は第２分周回路１５を構成し、1/6分周
を行なうための同一クロツクが入力されるＤタイ
プ・フリツプフロツプである。したがつて第１の
分周回路１４（Ｆ１，Ｆ２）および第２の分周回
路１５（Ｆ３とＦ４とＦ５）はそれぞれ同一のク
ロツクで動作し、同期型の分周回路である。
し、1/4分周を行なうための同一クロツクが入力
されるＤタイプ・フリツプフロツプ、Ｆ３，Ｆ
４，Ｆ５は第２分周回路１５を構成し、1/6分周
を行なうための同一クロツクが入力されるＤタイ
プ・フリツプフロツプである。したがつて第１の
分周回路１４（Ｆ１，Ｆ２）および第２の分周回
路１５（Ｆ３とＦ４とＦ５）はそれぞれ同一のク
ロツクで動作し、同期型の分周回路である。
なお、２４は第２のVCO３の出力に接続され
クロツクパルス３ａが供給されている端子であ
る。
クロツクパルス３ａが供給されている端子であ
る。
次にこの第３図の動作を第４図の波形図を用い
て説明する。
て説明する。
NANDゲート１７と１８は負のパルスをトリ
ガ入力とするＲ〜Ｓフリツプフロツプを形成し、
端子１１からの逆極性の水平同期パルスによりセ
ツトされNANDゲート２２からの逆極性のリセ
ツトパルスによりリセツトされ、NANDゲート
１９とインバータ２０で形成されるNANDゲー
トによりクロツクパルス３ａをフリツプフロツプ
（以下、単にFFという）Ｆ１とＦ２に与える。そ
こで、第４図の波形ｉで示した水平同期パルスが
時刻t0で立上ると波形ａのクロツクパルスがFFF
１とＦ２に供給され始めるから、FFF１のＱ出
力には波形ｂのパルスが現われ、これがFFF２
のＤ入力に供給されるので、その出力Ｑとには
波形ｃとｄのパルスが得られる。このとき、
FFF２の出力の波形ｄの２個目の立上り部分
はクロツクパルスａが時刻t0で加えられてから８
個目のパルスの立上り部分で立上つており、クロ
ツクパルスａの周期が0.4μsであるので時刻t0、
すなわち水平同期パルスの立上り時刻から2.8μs
遅れたところで発生する。そこでこのFFF２の
出力をバーストゲートパルスの立上り信号とし
て第２の分周回路１５に与えると共にFFF１の
Ｄ入力に与えてFFF１とＦ２の動作が１クロツ
クずれて行なわれるようにする。この第１の分周
回路は同期型分周器のためクロツクに対する出力
の遅延は分周回路として最小のフリツプフロツプ
一段ですむ。
ガ入力とするＲ〜Ｓフリツプフロツプを形成し、
端子１１からの逆極性の水平同期パルスによりセ
ツトされNANDゲート２２からの逆極性のリセ
ツトパルスによりリセツトされ、NANDゲート
１９とインバータ２０で形成されるNANDゲー
トによりクロツクパルス３ａをフリツプフロツプ
（以下、単にFFという）Ｆ１とＦ２に与える。そ
こで、第４図の波形ｉで示した水平同期パルスが
時刻t0で立上ると波形ａのクロツクパルスがFFF
１とＦ２に供給され始めるから、FFF１のＱ出
力には波形ｂのパルスが現われ、これがFFF２
のＤ入力に供給されるので、その出力Ｑとには
波形ｃとｄのパルスが得られる。このとき、
FFF２の出力の波形ｄの２個目の立上り部分
はクロツクパルスａが時刻t0で加えられてから８
個目のパルスの立上り部分で立上つており、クロ
ツクパルスａの周期が0.4μsであるので時刻t0、
すなわち水平同期パルスの立上り時刻から2.8μs
遅れたところで発生する。そこでこのFFF２の
出力をバーストゲートパルスの立上り信号とし
て第２の分周回路１５に与えると共にFFF１の
Ｄ入力に与えてFFF１とＦ２の動作が１クロツ
クずれて行なわれるようにする。この第１の分周
回路は同期型分周器のためクロツクに対する出力
の遅延は分周回路として最小のフリツプフロツプ
一段ですむ。
このFFF２の出力の波形ｄの信号が、第１
と第２のFF、すなわちＦ３とＦ４のＱ出力が次
段のFFのＤ入力に接続され、第３のFF、すなわ
ちＦ５の出力が最初のFF、すなわちＦ３のＤ
入力に接続されている３個のFF、すなわちＦ３
〜Ｆ５のクロツク入力CLに供給されるので、
FFF３〜Ｆ５のＱ出力はそれぞれ波形ｅ，ｆ，
ｇのようになる。ここでFFF４のＱ出力に着目
してみると、波形ｆから明らかなように時刻t0か
ら８個のクロツクパルスａが加えられたときに立
上つていて、それから13個のクロツクパルスａが
加えられたときに立下つている。したがつてこの
FFF４のＱ出力である波形ｆの信号は、時刻t0、
すなわち水平同期パルスｉが発生したときから
2.8μsの遅れをもち、それから4.8μsの幅をもつた
パルスとなり、バースト信号のゲートに最適なパ
ルスとなつていることが判る。そこでこのFFF
４のＱ出力を出力１２に取出せばバーストゲート
パルスが得られることになる。この第２の分周回
路も同期型分周器のため第１の分周回路と同様ク
ロツク入力に対する出力の遅延はフリツプフロツ
プ一段分ですむ。このように合計フリツプフロツ
プ二段分の遅れだけで出力が得られることになり
フリツプフロツプの遅延時間の影響を少なくする
ことが可能となる。
と第２のFF、すなわちＦ３とＦ４のＱ出力が次
段のFFのＤ入力に接続され、第３のFF、すなわ
ちＦ５の出力が最初のFF、すなわちＦ３のＤ
入力に接続されている３個のFF、すなわちＦ３
〜Ｆ５のクロツク入力CLに供給されるので、
FFF３〜Ｆ５のＱ出力はそれぞれ波形ｅ，ｆ，
ｇのようになる。ここでFFF４のＱ出力に着目
してみると、波形ｆから明らかなように時刻t0か
ら８個のクロツクパルスａが加えられたときに立
上つていて、それから13個のクロツクパルスａが
加えられたときに立下つている。したがつてこの
FFF４のＱ出力である波形ｆの信号は、時刻t0、
すなわち水平同期パルスｉが発生したときから
2.8μsの遅れをもち、それから4.8μsの幅をもつた
パルスとなり、バースト信号のゲートに最適なパ
ルスとなつていることが判る。そこでこのFFF
４のＱ出力を出力１２に取出せばバーストゲート
パルスが得られることになる。この第２の分周回
路も同期型分周器のため第１の分周回路と同様ク
ロツク入力に対する出力の遅延はフリツプフロツ
プ一段分ですむ。このように合計フリツプフロツ
プ二段分の遅れだけで出力が得られることになり
フリツプフロツプの遅延時間の影響を少なくする
ことが可能となる。
ところで、そのままだと次の水平同期パルスが
与えられるまでの1Hの間にも次々と波形ｆの信
号が現われてしまうので、FFF５の出力を
NANDゲート２２の一方の入力に加えると共に
奇数個のインバータからなる遅延回路２１を介し
てゲート２２の他の入力に供給する。これにより
FFF５の出力の立上り部分、すなわちＱ出力
である波形ｇの立下り部分から遅延回路２１の遅
延時間に相当したパルス幅の負の方向のリセツト
パルスがNANDゲート２２の出力に得られるの
で、これをインバータ２３で反転して波形ｈで示
したリセツトパルスとしてすべてのFFF１〜Ｆ
５のリセツト入力Ｒに加えてこれらのFFをすべ
てリセツトすると共に、Ｒ−SFFを形成する
NANDゲート１８の入力、すなわちこのFFのリ
セツト入力に供給し、このFFをリゼトして
NANDゲート１９、インバータ２０からなる
ANDゲートを閉じてクロツクパルスの供給を停
止させる。
与えられるまでの1Hの間にも次々と波形ｆの信
号が現われてしまうので、FFF５の出力を
NANDゲート２２の一方の入力に加えると共に
奇数個のインバータからなる遅延回路２１を介し
てゲート２２の他の入力に供給する。これにより
FFF５の出力の立上り部分、すなわちＱ出力
である波形ｇの立下り部分から遅延回路２１の遅
延時間に相当したパルス幅の負の方向のリセツト
パルスがNANDゲート２２の出力に得られるの
で、これをインバータ２３で反転して波形ｈで示
したリセツトパルスとしてすべてのFFF１〜Ｆ
５のリセツト入力Ｒに加えてこれらのFFをすべ
てリセツトすると共に、Ｒ−SFFを形成する
NANDゲート１８の入力、すなわちこのFFのリ
セツト入力に供給し、このFFをリゼトして
NANDゲート１９、インバータ２０からなる
ANDゲートを閉じてクロツクパルスの供給を停
止させる。
これによつて、入力１１に水平同期パルスが現
われると、それにつづいて2.8μsの遅れをもつて
パルス幅が4.8μsのパルスが出力１２に１個だけ
現われ、1H経過後再び水平同期パルスが入力１
１に現われるまでは出力１２には出力が現われる
ことはない。
われると、それにつづいて2.8μsの遅れをもつて
パルス幅が4.8μsのパルスが出力１２に１個だけ
現われ、1H経過後再び水平同期パルスが入力１
１に現われるまでは出力１２には出力が現われる
ことはない。
以上のように、本実施例によれば、水平同期パ
ルスによつて同期を取られているVCO３からの
クロツクパルスを同期型分周器により分周するこ
とによりデジタル的にバーストゲートパルスを得
ているから、その出力に得られるゲートパルスの
水平同期パルスからの遅れ時間とそのパルス幅は
クロツクパルスにより正確に規定されたものとな
り、回路素子のバラツキや温度変化などの影響を
全く受けることなく常に正確なバーストゲートパ
ルスを得ることができる。
ルスによつて同期を取られているVCO３からの
クロツクパルスを同期型分周器により分周するこ
とによりデジタル的にバーストゲートパルスを得
ているから、その出力に得られるゲートパルスの
水平同期パルスからの遅れ時間とそのパルス幅は
クロツクパルスにより正確に規定されたものとな
り、回路素子のバラツキや温度変化などの影響を
全く受けることなく常に正確なバーストゲートパ
ルスを得ることができる。
第５図は本発明の他の実施例である。この第５
図に示した実施例が第３図の実施例と異なる点
は、クロツクパルス設定回路１３を構成する
NANDゲート１７，１８からなるＲ−SFFのリ
セツト側の出力がインバータ２３からのリセツト
パルスと一緒にすべてのFFF１〜Ｆ５のリセツ
ト入力に供給され、FFF４のＱ出力に信号ｆが
現われてからリセツトパルスｈがインバータ２３
の出力に現われてすべてのFFF１〜Ｆ５がリセ
ツトされ、同時にNANDゲート１７，１８から
なるＲ−SFFもリセツトされるが、このＲ−SFF
のリセツト側の出力がインバータ２３からのリセ
ツトパルスｈにひき続いてすべてのFFF１〜Ｆ
５のリセツト入力に与えられ、1H経過後に再び
水平同期パルスが入力１１に供給されるまではク
ロツクパルス３ａがFFF１とＦ２に供給されて
いても動作しないようにしておく。その他の動作
は第３図の実施例と同じで、出力１２に正確なバ
ーストゲートパルスを得ることができる。
図に示した実施例が第３図の実施例と異なる点
は、クロツクパルス設定回路１３を構成する
NANDゲート１７，１８からなるＲ−SFFのリ
セツト側の出力がインバータ２３からのリセツト
パルスと一緒にすべてのFFF１〜Ｆ５のリセツ
ト入力に供給され、FFF４のＱ出力に信号ｆが
現われてからリセツトパルスｈがインバータ２３
の出力に現われてすべてのFFF１〜Ｆ５がリセ
ツトされ、同時にNANDゲート１７，１８から
なるＲ−SFFもリセツトされるが、このＲ−SFF
のリセツト側の出力がインバータ２３からのリセ
ツトパルスｈにひき続いてすべてのFFF１〜Ｆ
５のリセツト入力に与えられ、1H経過後に再び
水平同期パルスが入力１１に供給されるまではク
ロツクパルス３ａがFFF１とＦ２に供給されて
いても動作しないようにしておく。その他の動作
は第３図の実施例と同じで、出力１２に正確なバ
ーストゲートパルスを得ることができる。
第６図は本発明のさらに別の実施例である。こ
の第６図の実施例が第３図の実施例と異なる点
は、切換回路２５を設けてバーストゲートパルス
の遅れ時間を切換えて選択できるようにしたこと
にある。
の第６図の実施例が第３図の実施例と異なる点
は、切換回路２５を設けてバーストゲートパルス
の遅れ時間を切換えて選択できるようにしたこと
にある。
VTRにおいては一般に輝度信号と色信号が分
離されて別々に信号処理されるため、バースト信
号の水平同期パルスからの遅れ時間は記録時と再
生時とで異なつたものとなる。
離されて別々に信号処理されるため、バースト信
号の水平同期パルスからの遅れ時間は記録時と再
生時とで異なつたものとなる。
したがつて、バーストゲートパルスの遅れ時間
を記録時と再生時とで切換えられるようにするの
が望ましい。
を記録時と再生時とで切換えられるようにするの
が望ましい。
そこで第６図の実施例ではNANDゲート３０，
３１，３２からなる切換回路２５を設け、第２の
分周手段である1/6分周回路１５に対するクロツ
クパルスを第１の分周手段である1/4分周回路１
４を構成するFFF２のＱ出力と出力のいずれ
かに選択できるようにしている。記録時には
NANDゲート３１の一方の入力に電圧を供給し
てFFF２の出力をクロツクパルスとして取出
し、再生時にはNANDゲート３０の一方の入力
に電圧を与えてFFF２のＱ出力をクロツクパル
スとして取出す。これにより第４図の波形図から
明らかなように、FFF３〜Ｆ５のクロツク入力
は波形ｃとｄのいずれかに切換えられ、波形ｃに
切換えられたときにはｄのときよりFFF４のＱ
出力の立上りが早くなり、VTRの記録時と再生
時などの切換えに応じてバーストゲートパルスの
遅れ時間を最適な状態にしかも正確に切換えるこ
とができる。
３１，３２からなる切換回路２５を設け、第２の
分周手段である1/6分周回路１５に対するクロツ
クパルスを第１の分周手段である1/4分周回路１
４を構成するFFF２のＱ出力と出力のいずれ
かに選択できるようにしている。記録時には
NANDゲート３１の一方の入力に電圧を供給し
てFFF２の出力をクロツクパルスとして取出
し、再生時にはNANDゲート３０の一方の入力
に電圧を与えてFFF２のＱ出力をクロツクパル
スとして取出す。これにより第４図の波形図から
明らかなように、FFF３〜Ｆ５のクロツク入力
は波形ｃとｄのいずれかに切換えられ、波形ｃに
切換えられたときにはｄのときよりFFF４のＱ
出力の立上りが早くなり、VTRの記録時と再生
時などの切換えに応じてバーストゲートパルスの
遅れ時間を最適な状態にしかも正確に切換えるこ
とができる。
なお、以上の本発明の各実施例では、クロツク
パルスを色信号低域変換用の2.52MHzのVCOか
ら得るようになつているが、色副搬送波用の
3.58MHzのVCOの出力を利用してもよく、この
場合には第１の分周手段１５の分周比を1/6とす
ればよく、これにより得られるバーストゲートパ
ルスの幅は約5μsになるが、これによつても充分
に実用に耐えるバーストゲートパルス発生回路を
得ることができるから、多くのVTRに適用して
大きな効果を得ることができる。
パルスを色信号低域変換用の2.52MHzのVCOか
ら得るようになつているが、色副搬送波用の
3.58MHzのVCOの出力を利用してもよく、この
場合には第１の分周手段１５の分周比を1/6とす
ればよく、これにより得られるバーストゲートパ
ルスの幅は約5μsになるが、これによつても充分
に実用に耐えるバーストゲートパルス発生回路を
得ることができるから、多くのVTRに適用して
大きな効果を得ることができる。
また、上述の実施例では、FFとしてＤタイプ
のものを使用していたが、これに限定されるもの
ではないことは当業者にとつて自明のことであ
り、例えばＪ−ＫタイプのFFによつても同様な
効果を得ることができる。
のものを使用していたが、これに限定されるもの
ではないことは当業者にとつて自明のことであ
り、例えばＪ−ＫタイプのFFによつても同様な
効果を得ることができる。
以上説明したように、本発明によれば、水平同
期パルスに位相同期した基準発振器からのクロツ
クパルスを同期型分周器によりカウントすること
によりデイジタル的にバーストゲートパルスを作
り出すように構成したので、使用する素子の特性
のバラツキや使用中の条件変化の影響を全く受け
ず常に正確なゲートパルスを得ることができる。
またLC素子などのIC化が極めて困難な素子を使
用しなくてよいので、IC化に際して外付け部品
点数が少なくて済み、コストアツプの要因を減ら
してコストを低減し、しかも必要に応じてゲート
パルスの発生条件の正確な切換が容易であるなど
の利点が得られる。
期パルスに位相同期した基準発振器からのクロツ
クパルスを同期型分周器によりカウントすること
によりデイジタル的にバーストゲートパルスを作
り出すように構成したので、使用する素子の特性
のバラツキや使用中の条件変化の影響を全く受け
ず常に正確なゲートパルスを得ることができる。
またLC素子などのIC化が極めて困難な素子を使
用しなくてよいので、IC化に際して外付け部品
点数が少なくて済み、コストアツプの要因を減ら
してコストを低減し、しかも必要に応じてゲート
パルスの発生条件の正確な切換が容易であるなど
の利点が得られる。
その上、家庭用などのVTRにおいては、色信
号低域変換方式が多く採用されているので、クロ
ツクパルスをそのためのVCOなどから得ること
ができ、構成の共用が可能なので一層のコストダ
ウンが可能となる。
号低域変換方式が多く採用されているので、クロ
ツクパルスをそのためのVCOなどから得ること
ができ、構成の共用が可能なので一層のコストダ
ウンが可能となる。
第１図は水平同期パルスからバーストゲートパ
ルスを得るための従来回路の結線図、第２図は本
発明を適用したVTRのバーストゲートパルス発
生回路を含む部分のブロツク図、第３図は本発明
の一実施例に係るバーストゲートパルス発生回路
の結線図、第４図はその動作説明用の波形図、第
５図及び第６図はそれぞれ異なる本発明の他の各
実施例に係るバーストゲートパルス発生回路の結
線図である。 ３…電圧制御発振器（VCO）、１３…クロツク
パルス設定部、１４…第１の分周手段となる1/4
分周回路、１５…第２の分周手段である1/6分周
回路、１６…リセツトパルス設定部。
ルスを得るための従来回路の結線図、第２図は本
発明を適用したVTRのバーストゲートパルス発
生回路を含む部分のブロツク図、第３図は本発明
の一実施例に係るバーストゲートパルス発生回路
の結線図、第４図はその動作説明用の波形図、第
５図及び第６図はそれぞれ異なる本発明の他の各
実施例に係るバーストゲートパルス発生回路の結
線図である。 ３…電圧制御発振器（VCO）、１３…クロツク
パルス設定部、１４…第１の分周手段となる1/4
分周回路、１５…第２の分周手段である1/6分周
回路、１６…リセツトパルス設定部。
Claims (1)
- 【特許請求の範囲】 １ 水平同期信号から所定の遅れ時間を有し所定
のパルス幅を持つたバーストゲートパルスを得る
ためのバーストゲートパルス発生回路において； 水平同期信号のＮ×40fH（Ｎは１より大きい整
数、fHは水平繰返し周波数）の発振周波数で発
振する発振手段と、上記発振手段の発振出力信号
と水平同期信号が入力され、発振出力信号と水平
同期信号の位相比較を行い、上記発振手段に位相
制御信号を供給する位相検波手段とを備え、上記
発振手段の出力を１／Ｎ分周して、低域変換色信
号の副搬送波周波数のパルスを発生するパルス発
生回路と； 該パルス発生回路の上記Ｎ×40fHで発振する
発振手段出力を入力とする分周手段と； 水平同期信号に同期して上記分周手段にクロツ
クの供給を開始することにより、上記分周手段の
分周動作を開始させ、所定時間後に上記分周手段
にクロツクの供給を停止すると共に、上記分周手
段の出力によつて上記分周手段をリセツトするこ
とにより、上記分周手段の分周動作を停止させる
分周制御手段； を備えたバーストゲートパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27296888A JPH0229092A (ja) | 1988-10-31 | 1988-10-31 | バーストゲートパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27296888A JPH0229092A (ja) | 1988-10-31 | 1988-10-31 | バーストゲートパルス発生回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10127479A Division JPS5625883A (en) | 1979-08-10 | 1979-08-10 | Generating circuit of burst gate pulse |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229092A JPH0229092A (ja) | 1990-01-31 |
| JPH0347035B2 true JPH0347035B2 (ja) | 1991-07-18 |
Family
ID=17521301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27296888A Granted JPH0229092A (ja) | 1988-10-31 | 1988-10-31 | バーストゲートパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229092A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999038789A1 (fr) | 1998-01-29 | 1999-08-05 | Nippon Steel Welding Products & Engineering Co., Ltd. | Fil-electrode et sa boite de rangement |
| JP6750333B2 (ja) * | 2016-06-15 | 2020-09-02 | 富士電機株式会社 | 半導体スイッチング素子の保護回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155835A (ja) * | 1984-08-25 | 1986-03-20 | 松下電工株式会社 | 小形リレ−の接点端子板固定方法 |
-
1988
- 1988-10-31 JP JP27296888A patent/JPH0229092A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0229092A (ja) | 1990-01-31 |
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