JPH0229092A - バーストゲートパルス発生回路 - Google Patents
バーストゲートパルス発生回路Info
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- JPH0229092A JPH0229092A JP27296888A JP27296888A JPH0229092A JP H0229092 A JPH0229092 A JP H0229092A JP 27296888 A JP27296888 A JP 27296888A JP 27296888 A JP27296888 A JP 27296888A JP H0229092 A JPH0229092 A JP H0229092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、家庭用磁気録画再生装置（ＶＴＲ）などにお
ける集積化に適したバーストゲートパルス発生回路に関
する。
ける集積化に適したバーストゲートパルス発生回路に関
する。
ＶＴＲにおいては、カラーテレビジョン信号の記録再生
処理に際してバースト信号の抜取りや再挿入などの操作
が必要であり、そのためのバーストゲートパルスを得る
ことが必要となる。
処理に際してバースト信号の抜取りや再挿入などの操作
が必要であり、そのためのバーストゲートパルスを得る
ことが必要となる。
従来、このようなバーストゲートパルス発生回路として
は、水平同期パルスをＬＣＲ素子などからなる遅延回路
で遅延して得るようにしたものが知られていた。その−
例を示すと、たとえば第１図に示すように、抵抗Ｒ、イ
ンダクタンスコイルＬ、コンデンサＣからなるローパス
フィルタ１の入力１１に水平同期パルスを供給し、ロー
パスフィルタ１″Ｃ′遅延整形して所定の遅れ時間と所
定のパルス幅を有するバーストゲートパルスを出力１２
に得るようになっている。
は、水平同期パルスをＬＣＲ素子などからなる遅延回路
で遅延して得るようにしたものが知られていた。その−
例を示すと、たとえば第１図に示すように、抵抗Ｒ、イ
ンダクタンスコイルＬ、コンデンサＣからなるローパス
フィルタ１の入力１１に水平同期パルスを供給し、ロー
パスフィルタ１″Ｃ′遅延整形して所定の遅れ時間と所
定のパルス幅を有するバーストゲートパルスを出力１２
に得るようになっている。
しかしながら、このような回路では、比較的大容量のコ
ンデンサＣとインダクタンスの大きなコイルＬなどの素
子を要するので、回路を集積化しよう′としても、この
ようなＬやＣの素子は集積化が困難なため、これらの素
子はＩＣ外付は回路とせざるを得す、そのため外付は素
子数が増加してコストアップとなっていた。
ンデンサＣとインダクタンスの大きなコイルＬなどの素
子を要するので、回路を集積化しよう′としても、この
ようなＬやＣの素子は集積化が困難なため、これらの素
子はＩＣ外付は回路とせざるを得す、そのため外付は素
子数が増加してコストアップとなっていた。
また、Ｒ，Ｌ、Ｃ素子の特性のバラツキや温度依存性な
どにより遅延時間やスレッシホールドレベルに変化を受
けやすく、そのため得られたゲートパルスのパルス位置
やパルス幅が変動し、カラーバースト信号の抜取りに際
しその一部が欠落したり、映像信号の一部を誤って拾う
などして正しい位相情報が得られず、色相むらなどの歪
の原因となっていた。
どにより遅延時間やスレッシホールドレベルに変化を受
けやすく、そのため得られたゲートパルスのパルス位置
やパルス幅が変動し、カラーバースト信号の抜取りに際
しその一部が欠落したり、映像信号の一部を誤って拾う
などして正しい位相情報が得られず、色相むらなどの歪
の原因となっていた。
その上、ＶＴＲの記録時と再生時では、水平同期パルス
とバースト信号の時間関係が異なるものとなっている場
合があり、このようなときにはゲートパルスの位置を変
化させなければならないが、従来のＲ，Ｌ、Ｃ素子から
なる回路では、正確な切換えが困難で複雑な構成となる
欠点があった。
とバースト信号の時間関係が異なるものとなっている場
合があり、このようなときにはゲートパルスの位置を変
化させなければならないが、従来のＲ，Ｌ、Ｃ素子から
なる回路では、正確な切換えが困難で複雑な構成となる
欠点があった。
本発明の目的は、上記した従来技術の欠点を除き、特性
が安定で正確なゲートパルスが得られ、ＩＣ化が容易な
上、パルス位置の切換も簡単に行なえるバーストゲート
パルス発生回路を提供するにある。
が安定で正確なゲートパルスが得られ、ＩＣ化が容易な
上、パルス位置の切換も簡単に行なえるバーストゲート
パルス発生回路を提供するにある。
この目的を達成するため１本発明は、水平同期信号から
デジタル的な方法によりゲートパルスを得るようにした
点を特徴とする。
デジタル的な方法によりゲートパルスを得るようにした
点を特徴とする。
家庭用のＶＴＲなどにおいては、色信号を低域に変換し
て記録する、いわゆる色信号低域変換方式が採用されて
おり、かつ高密度記録のため低域変換した色信号の位相
を１水平走査期間（ＩＨ）ごとに９０°移和させて記録
するようになっている。そのため、水平走査周波数ｆＨ
の４０倍の６３０ＫＨｚの周波数帯に色信号を低域変換
し、さらにＩＨごとに９０°の移相を行なうため６３０
ＫＨｚの４倍の２．５２ＭＨｚの基準発振器を設け、そ
の出力を１／４分周してそれぞれ９０°位相の異なる４
つの信号を作り、それをＩＨごとに切換えて使用するよ
うになっている方式のものがある。
て記録する、いわゆる色信号低域変換方式が採用されて
おり、かつ高密度記録のため低域変換した色信号の位相
を１水平走査期間（ＩＨ）ごとに９０°移和させて記録
するようになっている。そのため、水平走査周波数ｆＨ
の４０倍の６３０ＫＨｚの周波数帯に色信号を低域変換
し、さらにＩＨごとに９０°の移相を行なうため６３０
ＫＨｚの４倍の２．５２ＭＨｚの基準発振器を設け、そ
の出力を１／４分周してそれぞれ９０°位相の異なる４
つの信号を作り、それをＩＨごとに切換えて使用するよ
うになっている方式のものがある。
そこで、本発明では、この２．５２ＭＨｚの基準発振器
の出力を利用することにより、好結果が得られるように
することができる。
の出力を利用することにより、好結果が得られるように
することができる。
〔実施例〕
以下、本発明の実施例を図面について説明する。
第２図は上記のように２．５２ＭＨｚの基準発振器を有
するＶＴＲに本発明を適用した一実施例で、２は位相検
波回路、３は２．５２Ｍ、Ｈｚの電圧制御発振器（ＶＣ
○）、４は１７４分周器、５は１７４０分周器、６は複
合同期信号から水平同期信号だけを抜取るための水平同
期ゲー１−１７は比較波発生部、８は位相選択回路、１
３はクロックパルス設定部、１４は第１の分周手段とな
る同期形の１／４分周回路、１５は第２の分周手段とな
る同期形の１／６分周回路、１６はリセットパルス設定
部である。なお、９はｖＣ○３を必要に応じて制御する
ための制御電圧端子、１０はテレビジョン信号から分離
された複合同期信号が供給されている端子、１１は水平
同期パルス入力、１２はバーストゲートパルス出力であ
る。
するＶＴＲに本発明を適用した一実施例で、２は位相検
波回路、３は２．５２Ｍ、Ｈｚの電圧制御発振器（ＶＣ
○）、４は１７４分周器、５は１７４０分周器、６は複
合同期信号から水平同期信号だけを抜取るための水平同
期ゲー１−１７は比較波発生部、８は位相選択回路、１
３はクロックパルス設定部、１４は第１の分周手段とな
る同期形の１／４分周回路、１５は第２の分周手段とな
る同期形の１／６分周回路、１６はリセットパルス設定
部である。なお、９はｖＣ○３を必要に応じて制御する
ための制御電圧端子、１０はテレビジョン信号から分離
された複合同期信号が供給されている端子、１１は水平
同期パルス入力、１２はバーストゲートパルス出力であ
る。
ＶＣＯ３から２．５２ＭＨｚの信号３ａが現われると１
７４分周器４の出力に６３０ＫＨｚ、即ち４０ｆＨの信
号４ａが得られ、これが１／４０分周期５で分周さｈ
ｆ Ｈの信号となって水平同期ゲート６に供給されて端
子１０からの複合同期信号から垂直同期信号や等化パル
スを除き、水平同期パルスだけを抜き出して位相検波回
路２に供給する。
７４分周器４の出力に６３０ＫＨｚ、即ち４０ｆＨの信
号４ａが得られ、これが１／４０分周期５で分周さｈ
ｆ Ｈの信号となって水平同期ゲート６に供給されて端
子１０からの複合同期信号から垂直同期信号や等化パル
スを除き、水平同期パルスだけを抜き出して位相検波回
路２に供給する。
また、分周器５からのｆイ信号は比較波発生部７で波形
整形された信号７ａとなって位相検波回路２に供給され
、ここで水平同期パルスと位相比較される。そして、位
相比較してその差に応じた制御電圧が位相検波回路２か
らＶＣＯ３に与えられるので、結局、ＶＣ○３からの２
．５２ＭＨｚの信号３ａは端子１０に供給されている同
期信号の水平同期パルスに位相同期した信号となってい
る。
整形された信号７ａとなって位相検波回路２に供給され
、ここで水平同期パルスと位相比較される。そして、位
相比較してその差に応じた制御電圧が位相検波回路２か
らＶＣＯ３に与えられるので、結局、ＶＣ○３からの２
．５２ＭＨｚの信号３ａは端子１０に供給されている同
期信号の水平同期パルスに位相同期した信号となってい
る。
このＶＣＯ３の信号は１／４分周された信号４ａとなり
位相選択回路８から４０ｆイ信号となって色信号低域変
換方式に使用されている。
位相選択回路８から４０ｆイ信号となって色信号低域変
換方式に使用されている。
そこで、本発明によるバーストゲートパルス発生回路は
、このＶＣＯ３からの信号３ａをクロックパルスとして
利用し、これをタロツクパルス設定部１３に入力１１か
らの水平同期パルスと一緒に供給する。設定部１３から
のクロックパルスは第１の分周手段である１７４分周回
路１４に供給され、バーストゲートパルスの水平同期パ
ルスからの遅れ時間を設定する。ついでその出力は第２
の分周手段である１／６分周回路１５にクロックパルス
として供給され、バーストケートパルスのパルス幅を設
定すると共にリセットパルス設定部１６に信号を与え、
水平同期パルスの立上りに始まる一連の動作を次の同期
パルスの立上り以前に終了させる。
、このＶＣＯ３からの信号３ａをクロックパルスとして
利用し、これをタロツクパルス設定部１３に入力１１か
らの水平同期パルスと一緒に供給する。設定部１３から
のクロックパルスは第１の分周手段である１７４分周回
路１４に供給され、バーストゲートパルスの水平同期パ
ルスからの遅れ時間を設定する。ついでその出力は第２
の分周手段である１／６分周回路１５にクロックパルス
として供給され、バーストケートパルスのパルス幅を設
定すると共にリセットパルス設定部１６に信号を与え、
水平同期パルスの立上りに始まる一連の動作を次の同期
パルスの立上り以前に終了させる。
次に本発明によるバーストゲートパルス発生回路の一実
施例の詳細を第３図について説明する。
施例の詳細を第３図について説明する。
’Ｊ５ ｉｌ １５ ｔｍ Ｕ ’ｔ’ ｌｉ ｔ
！了１ ふｑ団＊−５”ｉｖｉプロップを構成するＮＡ
ＮＤゲート、１９はクロックパルス３ａをゲートするた
めのＮＡＮＤゲート、２０．２３はインバータ、２１は
例えば５個のインバータを直列に接続してなる遅延回路
、２２はＮＡＮＤゲートである。
！了１ ふｑ団＊−５”ｉｖｉプロップを構成するＮＡ
ＮＤゲート、１９はクロックパルス３ａをゲートするた
めのＮＡＮＤゲート、２０．２３はインバータ、２１は
例えば５個のインバータを直列に接続してなる遅延回路
、２２はＮＡＮＤゲートである。
また、Ｆｌ、Ｆ２は第１の分周回路１４を構成し、１／
４分周を行なうための同一クロックが入力されるＤタイ
プ・フリップフロップ、Ｆ３．Ｆ４、Ｆ５は第２分周回
路１５を構成し、１／６分周を行なうための同−タロツ
クが入力されるＤタイプ・フリップフロップである。し
たがって第１の分周回路１４ （Ｆｌ、Ｆ２）および第
２の分周回路１５（Ｆ３とＦ４とＦ５）はそれぞれ同一
のクロックで動作し、同期型の分周回路である。
４分周を行なうための同一クロックが入力されるＤタイ
プ・フリップフロップ、Ｆ３．Ｆ４、Ｆ５は第２分周回
路１５を構成し、１／６分周を行なうための同−タロツ
クが入力されるＤタイプ・フリップフロップである。し
たがって第１の分周回路１４ （Ｆｌ、Ｆ２）および第
２の分周回路１５（Ｆ３とＦ４とＦ５）はそれぞれ同一
のクロックで動作し、同期型の分周回路である。
なお、２４は第２のＶＣＯ３の出力に接続されクロック
パルス３ａが供給されている端子である。
パルス３ａが供給されている端子である。
次にこの第３図の動作を第４図の波形図を用いて説明す
る。
る。
ＮＡＮＤゲート１７と１８は負のパルスをトリ？ｐ！＾
々％ｊるＲ〜Ｓフリンノフロツノをｌｂａし一端子１１
からの逆極性の水平同期パルスによりセットされＮＡＮ
Ｄゲート２２からの逆極性のリセットパルスによりリセ
ットされ、ＮＡＮＤゲート１９とインバータ２０で形成
されるＡＮＤゲートによりクロックパルス３ａをフリッ
ププロップ（以下、単にＦＦという）ＦｌとＦ２に与え
る。
々％ｊるＲ〜Ｓフリンノフロツノをｌｂａし一端子１１
からの逆極性の水平同期パルスによりセットされＮＡＮ
Ｄゲート２２からの逆極性のリセットパルスによりリセ
ットされ、ＮＡＮＤゲート１９とインバータ２０で形成
されるＡＮＤゲートによりクロックパルス３ａをフリッ
ププロップ（以下、単にＦＦという）ＦｌとＦ２に与え
る。
そこで、第４図の波形ｉで示した水１Ｌ同期パルスが時
刻ｔ。で立上ると波形ａのクロックパルスがＦＦＦＩと
Ｆ２に供給され始めるから、Ｆ Ｆ ＦｌのＱ出力には
波形すのパルスが現われ、これがＦＦＦ２のＤ入力に供
給されるので、その出力ＱとＱには波形Ｃとｄのパルス
が得られる。このとき、ＦＦＦ２の出力Ｑの波形ｄの２
個目の立上り部分はクロックパルスａが時刻ｔｌ、で加
えられてから８個目のパルスの立上り部分で立上ってお
り、りロックパルスａの周期が０．４μｓであるので時
刻ｔｏ、すなわち水平同期パルスの立上り時刻から２．
８μｓ遅れたところで発生する。そこでこのＦＦＦ２の
出力Ｑをバーストゲートパルスの立上り信号として第２
の分周回路上５に与えると共にＦＦＦｌのＤ入力に４え
てＦＦＦＩとＦ ２の動作が１クロツクずれて行なわれ
るようにする。この第１の分周回路は同期型分周器のた
めクロックに対する出力の遅延は分周回路として最小の
フリップフロップ−段ですむ。
刻ｔ。で立上ると波形ａのクロックパルスがＦＦＦＩと
Ｆ２に供給され始めるから、Ｆ Ｆ ＦｌのＱ出力には
波形すのパルスが現われ、これがＦＦＦ２のＤ入力に供
給されるので、その出力ＱとＱには波形Ｃとｄのパルス
が得られる。このとき、ＦＦＦ２の出力Ｑの波形ｄの２
個目の立上り部分はクロックパルスａが時刻ｔｌ、で加
えられてから８個目のパルスの立上り部分で立上ってお
り、りロックパルスａの周期が０．４μｓであるので時
刻ｔｏ、すなわち水平同期パルスの立上り時刻から２．
８μｓ遅れたところで発生する。そこでこのＦＦＦ２の
出力Ｑをバーストゲートパルスの立上り信号として第２
の分周回路上５に与えると共にＦＦＦｌのＤ入力に４え
てＦＦＦＩとＦ ２の動作が１クロツクずれて行なわれ
るようにする。この第１の分周回路は同期型分周器のた
めクロックに対する出力の遅延は分周回路として最小の
フリップフロップ−段ですむ。
このＦＦＦ２のＱ出力の波形ｄの信号が、第１と第２の
ＦＦ、すなわちＦ３とＦ４のＱ出力が次段のＦ ＦのＤ
入力に接続され、第３のＦＦ、すなわちＦ５のＱ出力が
最初のＦ Ｆ、すなわちＦ３の９人力に接続されている
３個のＦＦ、すなわちＦ３〜Ｆ５のクロック人力ＣＬに
供給されるので、ＦＦＦ３〜Ｆ５のＱ出力はそれぞれ波
形ｅｔ ｆｔｇのようになる。ここでＦＦＦ４めＱ出力
に着目してみると、波形ｆから明らかなように時刻ｔ０
か６８個のクロックパルスａが加えられたときに立上っ
ていて、それから１３個のタロツクパルスａが加えられ
たときに立下っている。したがってこのＦＦＦ４のＱ出
力である波形ｆの信号は、時刻ｔ、、すなわち水平同期
パルスｊが発生したときから２．８μｓの遅れをもち、
それから４．８μｓの幅をもったパルスとなり、バース
ト信号のゲートに最適なパルスとなっていることが判る
。そこでこのＦＦＦ４のＱ出力を出力１２に取出せばバ
ーストゲートパルスが得られることになる。この第２の
分周回路も同期型分周器のため第１の分周回路と同様ク
ロック入力に対する出力の遅延はフリップフロップ一部
分ですむ。このように合計フリッププロップ二段分の遅
れだけで出力が得られることになりフリップフロップの
遅延時間の影響を少なくすることが可能となる。
ＦＦ、すなわちＦ３とＦ４のＱ出力が次段のＦ ＦのＤ
入力に接続され、第３のＦＦ、すなわちＦ５のＱ出力が
最初のＦ Ｆ、すなわちＦ３の９人力に接続されている
３個のＦＦ、すなわちＦ３〜Ｆ５のクロック人力ＣＬに
供給されるので、ＦＦＦ３〜Ｆ５のＱ出力はそれぞれ波
形ｅｔ ｆｔｇのようになる。ここでＦＦＦ４めＱ出力
に着目してみると、波形ｆから明らかなように時刻ｔ０
か６８個のクロックパルスａが加えられたときに立上っ
ていて、それから１３個のタロツクパルスａが加えられ
たときに立下っている。したがってこのＦＦＦ４のＱ出
力である波形ｆの信号は、時刻ｔ、、すなわち水平同期
パルスｊが発生したときから２．８μｓの遅れをもち、
それから４．８μｓの幅をもったパルスとなり、バース
ト信号のゲートに最適なパルスとなっていることが判る
。そこでこのＦＦＦ４のＱ出力を出力１２に取出せばバ
ーストゲートパルスが得られることになる。この第２の
分周回路も同期型分周器のため第１の分周回路と同様ク
ロック入力に対する出力の遅延はフリップフロップ一部
分ですむ。このように合計フリッププロップ二段分の遅
れだけで出力が得られることになりフリップフロップの
遅延時間の影響を少なくすることが可能となる。
ところで、そのままだと次の水平同期パルスが与えられ
るまでのＩＨの間にも次々と波形ｆの信号が現われてし
まうので、ＦＦＦ５のＱ出力をＮＡＮＤゲート２２の一
方の入力に加えると共に奇数個のインバータからなる遅
延回路２１を介してゲート２２の他の入力に供給する。
るまでのＩＨの間にも次々と波形ｆの信号が現われてし
まうので、ＦＦＦ５のＱ出力をＮＡＮＤゲート２２の一
方の入力に加えると共に奇数個のインバータからなる遅
延回路２１を介してゲート２２の他の入力に供給する。
これによりＦＦＦ５のＱ出力の立上り部分、すなわちＱ
出力である波形ｇの立下り部分から遅延回路２１の遅延
時間に相当したパルス幅の負の方向のリセットパルスが
ＮＡＮＤゲート２２の出力に得られるので、これをイン
バータ２３で反転して波形りで示したリセットパルスと
してすべてのＦＦＦ１〜Ｆ５のリセット入力Ｒに加えて
これらのＦＦをすべてリセットすると共に、Ｒ−８ＦＦ
を形成するＮＡＮＤゲート１８の入力、すなわちこのＦ
Ｆのリセット入力に供給し、このＦＦをリゼトしてＮＡ
ＮＤゲート１９、インバータ２０からなるＡＮＤゲート
を閉じてクロックパルスの供給を停止させる。
出力である波形ｇの立下り部分から遅延回路２１の遅延
時間に相当したパルス幅の負の方向のリセットパルスが
ＮＡＮＤゲート２２の出力に得られるので、これをイン
バータ２３で反転して波形りで示したリセットパルスと
してすべてのＦＦＦ１〜Ｆ５のリセット入力Ｒに加えて
これらのＦＦをすべてリセットすると共に、Ｒ−８ＦＦ
を形成するＮＡＮＤゲート１８の入力、すなわちこのＦ
Ｆのリセット入力に供給し、このＦＦをリゼトしてＮＡ
ＮＤゲート１９、インバータ２０からなるＡＮＤゲート
を閉じてクロックパルスの供給を停止させる。
これによって、入力１１に水平同期パルスが現われると
、それにつづいて２．８μＳの遅れをもってパルス幅が
４．８μＳのパルスが出力１２に１個だけ現われ、ＩＨ
経過後再び水平同期パルスが入力１１に現われるまでは
出力１２には出力が現われることはない。
、それにつづいて２．８μＳの遅れをもってパルス幅が
４．８μＳのパルスが出力１２に１個だけ現われ、ＩＨ
経過後再び水平同期パルスが入力１１に現われるまでは
出力１２には出力が現われることはない。
以上のように、本実施例によれば、水平同期パルスによ
って同期を取られているＶ、ＣＯ３からのクロックパル
スを同期型分周器により分周することによりデジタル的
にバーストゲートパルスを得ているから、その出力に得
られるゲートパルスの水平同期パルスからの遅れ時間と
そのパルス幅はクロックパルスにより正確に規定された
ものとなり１回路素子のバラツキや温度変化などの影響
を全く受けることなく常に正確なバーストゲ−１−パル
スを得ることができる。
って同期を取られているＶ、ＣＯ３からのクロックパル
スを同期型分周器により分周することによりデジタル的
にバーストゲートパルスを得ているから、その出力に得
られるゲートパルスの水平同期パルスからの遅れ時間と
そのパルス幅はクロックパルスにより正確に規定された
ものとなり１回路素子のバラツキや温度変化などの影響
を全く受けることなく常に正確なバーストゲ−１−パル
スを得ることができる。
第５図は本発明の他の実施例である。この第５図に示し
た実施例が第３図の実施例と異なる点は。
た実施例が第３図の実施例と異なる点は。
クロックパルス設定回路１３を構成するＮＡＮＤゲート
１７，１８からなるＲ−８ＦＦのリセット側の出力がイ
ンバータ２３からのリセットパルスと一緒にすべてのＦ
ＦＦＩ〜Ｆ５のリセット入力に供給され、ＦＦＦ４のＱ
出力に信号ｆが現われてからリセットパルスｈがインバ
ータ２３の出力に現われてすべてのＦＦＦ１〜Ｆ５がリ
セットされ、同時にＮＡＮＤゲート１７，１８からなる
Ｒ−８ＦＦもリセットされるが、このＲ−ＳＦＦのリセ
ット側の出力かイー、ツバ−９７，３からのリセットパ
ルスｈにひき続い°Ｃす＼（の１＝’ Ｆ Ｆ ｌ〜Ｆ
５のリセット人力に与えられ、ＬＨ経過後に再び水平同
期パルスが入力１１に供給されるまではクロックパルス
３ａがＦＦＦ ｉとｐ′２に供給されていても動作しな
いようにしておく、１その他の動作は第３図の実施例と
同じで、出力１２に正確なバーストゲートパルスを得る
。二とができる。
１７，１８からなるＲ−８ＦＦのリセット側の出力がイ
ンバータ２３からのリセットパルスと一緒にすべてのＦ
ＦＦＩ〜Ｆ５のリセット入力に供給され、ＦＦＦ４のＱ
出力に信号ｆが現われてからリセットパルスｈがインバ
ータ２３の出力に現われてすべてのＦＦＦ１〜Ｆ５がリ
セットされ、同時にＮＡＮＤゲート１７，１８からなる
Ｒ−８ＦＦもリセットされるが、このＲ−ＳＦＦのリセ
ット側の出力かイー、ツバ−９７，３からのリセットパ
ルスｈにひき続い°Ｃす＼（の１＝’ Ｆ Ｆ ｌ〜Ｆ
５のリセット人力に与えられ、ＬＨ経過後に再び水平同
期パルスが入力１１に供給されるまではクロックパルス
３ａがＦＦＦ ｉとｐ′２に供給されていても動作しな
いようにしておく、１その他の動作は第３図の実施例と
同じで、出力１２に正確なバーストゲートパルスを得る
。二とができる。
第６図は本発明のさらに別の実施例である。この第６図
の実施例が第３図の実施例と異なる点は、切換回路２５
を設は工へ−ストゲートパルスの遅れ時間を切換えて選
択Ｃきるよう１・こＬまたことにある。
の実施例が第３図の実施例と異なる点は、切換回路２５
を設は工へ−ストゲートパルスの遅れ時間を切換えて選
択Ｃきるよう１・こＬまたことにある。
Ｖ Ｔ Ｒにおいては一般しこ輝度（、−ｉ−トど色信
号が分離されて別々に信号処理されるため、バースト信
号の水平同期パルスからの遅れ時間は記録時と再生時と
で異なったものとなる。
号が分離されて別々に信号処理されるため、バースト信
号の水平同期パルスからの遅れ時間は記録時と再生時と
で異なったものとなる。
したがって、バー・ストゲートパルスの遅れ時間を記録
時と再生時とで切換えられるようにするのが望ましい。
時と再生時とで切換えられるようにするのが望ましい。
そこで第６図の実施例ではＮ Ａ Ｎ Ｄゲート３０゜
３１．３２からなる切換回路２５を設け、第２の分周手
段である１／６分周回路１５に対するタロツクパルスを
第１の分周手段である１／４分周回路１４を構成するＦ
ＦＦ２のＱ出力とＱ出力のいずれかに選択できるように
している。記録時にはＮＡＮＤゲ・−ト３１の一方の六
カに電圧を供給してＦＦＦ２のＱ出力をタロツクパルス
として取出し、再生時にはＮＡＮＤゲート３０の一方の
人力に電圧を堡えてｉ” Ｆ Ｆ ２のＱ出力をクロッ
クパルスとして取出す４−れにより第４図の波形図が１
−・明らかなように、Ｆ Ｆ’ Ｆ ３〜Ｆ５のタロツ
ク入力は波形Ｃとｄのいずれかに切換えられ、波形Ｃに
切換えられたときにはｄのときよりＦ ｉ’ Ｆ ４の
Ｑ出力の立上りが早くなり、Ｖ ＴＲの記録時と再生時
などの切換えに応じてバーストゲートパルスの遅れ時間
を最適な状態にしかも正確に切換える。二とができる。
３１．３２からなる切換回路２５を設け、第２の分周手
段である１／６分周回路１５に対するタロツクパルスを
第１の分周手段である１／４分周回路１４を構成するＦ
ＦＦ２のＱ出力とＱ出力のいずれかに選択できるように
している。記録時にはＮＡＮＤゲ・−ト３１の一方の六
カに電圧を供給してＦＦＦ２のＱ出力をタロツクパルス
として取出し、再生時にはＮＡＮＤゲート３０の一方の
人力に電圧を堡えてｉ” Ｆ Ｆ ２のＱ出力をクロッ
クパルスとして取出す４−れにより第４図の波形図が１
−・明らかなように、Ｆ Ｆ’ Ｆ ３〜Ｆ５のタロツ
ク入力は波形Ｃとｄのいずれかに切換えられ、波形Ｃに
切換えられたときにはｄのときよりＦ ｉ’ Ｆ ４の
Ｑ出力の立上りが早くなり、Ｖ ＴＲの記録時と再生時
などの切換えに応じてバーストゲートパルスの遅れ時間
を最適な状態にしかも正確に切換える。二とができる。
なお、以上の本発明の各実施例では、クロックパルスを
色信号低域変換用の２．５２ＭＨｚのＶＣｏから得るよ
うにな・っているが、色副搬送波用の３．５８ＭＨｚの
ｖＣＯの出力を利用してもよく、この場合には第１の分
周手段１５の分周比を１／６とすればよく、これにより
得られるバーストゲートパルスの幅は約５μｓになるが
、これによっても充分に実用に耐えるバーストゲートパ
ルス発生回路を得ることができるから、多くのＶＴＲに
適用して大きな効果を得ることができる。
色信号低域変換用の２．５２ＭＨｚのＶＣｏから得るよ
うにな・っているが、色副搬送波用の３．５８ＭＨｚの
ｖＣＯの出力を利用してもよく、この場合には第１の分
周手段１５の分周比を１／６とすればよく、これにより
得られるバーストゲートパルスの幅は約５μｓになるが
、これによっても充分に実用に耐えるバーストゲートパ
ルス発生回路を得ることができるから、多くのＶＴＲに
適用して大きな効果を得ることができる。
また、上述の実施例では、ＦＦとしてＤタイプのものを
使用していたが、これに限定されるものではないことは
当業者にとって自明のことであり、例えばＪ−にり、イ
ブのＦＦによっても同様な効果を得ることができる。
使用していたが、これに限定されるものではないことは
当業者にとって自明のことであり、例えばＪ−にり、イ
ブのＦＦによっても同様な効果を得ることができる。
〔発明の効果〕
以上説明したように、本発明によれば、水平同期パルス
に位相同期した基準発振器からのクロックパルスを同期
型分周器によりカウントすることによりディジタル的に
バース１−ゲートパルスを作り出すように構成したので
、使用する素子の特性のバラツキや使用中の条件変化の
影響を全く受けず常に正確なゲートパルスを得ることが
できる。
に位相同期した基準発振器からのクロックパルスを同期
型分周器によりカウントすることによりディジタル的に
バース１−ゲートパルスを作り出すように構成したので
、使用する素子の特性のバラツキや使用中の条件変化の
影響を全く受けず常に正確なゲートパルスを得ることが
できる。
またＬＣｉ子などのＩＣ化が極めて困難な素子を使用し
なくてよいので、ＩＣ化に際して外付は部品点数が少な
くて済み、コストアップの要因を減らしてコストを低減
し、しかも必要に応じてゲートパルスの発生条件の正確
な切換が容易であるなどの利点が得られる。
なくてよいので、ＩＣ化に際して外付は部品点数が少な
くて済み、コストアップの要因を減らしてコストを低減
し、しかも必要に応じてゲートパルスの発生条件の正確
な切換が容易であるなどの利点が得られる。
その上、家庭用などのＶＴＲにおいては、色信号低域変
換方式が多く採用されているので、クロックパルスをそ
のためのｖＣＯなどから得ることができ、構成の共用が
可能なので一層のコストダウンが可能となる。
換方式が多く採用されているので、クロックパルスをそ
のためのｖＣＯなどから得ることができ、構成の共用が
可能なので一層のコストダウンが可能となる。
第１図は水平同期パルスからバーストゲートパルスを得
るための従来回路の結線図、第２図は本発明を適用した
ＶＴＲのバーストゲートパルス発生回路を含む部分のブ
ロック図、第３図は本発明の一実施例に係るバーストゲ
ートパルス発生回路の４線図、第４図はその動作説明用
の波形図、第５図及び第６図はそれぞれ異なる本発明の
他の各実施例に係るバーストゲ−１〜パルス発生回路の
結線図である。 ３・・・電圧制御発振器（ＶＣＯ）、 １３・・・クロックパルス設定部、 Ｉ４・・・第１の分周手段となる１／４分周回路。 １５・・・第２の分周手段である１／６分周回路、１Ｇ
・・・リセットパルス設定部。 千同期＋ （１１人
るための従来回路の結線図、第２図は本発明を適用した
ＶＴＲのバーストゲートパルス発生回路を含む部分のブ
ロック図、第３図は本発明の一実施例に係るバーストゲ
ートパルス発生回路の４線図、第４図はその動作説明用
の波形図、第５図及び第６図はそれぞれ異なる本発明の
他の各実施例に係るバーストゲ−１〜パルス発生回路の
結線図である。 ３・・・電圧制御発振器（ＶＣＯ）、 １３・・・クロックパルス設定部、 Ｉ４・・・第１の分周手段となる１／４分周回路。 １５・・・第２の分周手段である１／６分周回路、１Ｇ
・・・リセットパルス設定部。 千同期＋ （１１人
Claims (1)
- 【特許請求の範囲】 １、水平同期信号から所定の遅れ時間を有し所定のパル
ス幅を持ったバーストゲートパルスを得るためのバース
トパルス発生回路において；水平同期信号のＮ倍（Ｎは
１より大きい整数）の発振周波数で発振する発振手段と
、上記発振手段の発振出力信号と水平同期信号が入力さ
れ、発振出力信号と水平同期信号の位相比較を行い、上
記発振手段に位相制御信号を供給する位相検波手段とを
備え、水平同期信号によって所定時間ごとにパルス位置
が規定されかつ水平同期信号より充分に短い周期を有し
、水平同期信号に同期したクロックパルスを発生するク
ロックパルス発生手段と； 上記クロックパルス発生手段からのクロックパルスをク
ロック入力とする分周手段と； 水平同期信号に同期して上記分周手段にクロックの供給
を開始することにより、上記分周手段の分周動作を開始
させ、所定時間後に上記分周手段にクロックの供給を停
止すると共に、上記分周手段の出力によって上記分周手
段をリセットすることにより、上記分周手段の分周動作
を停止させる分周制御手段を備えたバーストゲートパル
ス発生回路。 ２、特許請求の範囲第１項において、上記分周手段は第
１、第２の分周回路からなると共に、上記第１の分周回
路のクロック入力端子には上記クロックパルス発生手段
からのクロックパルスが入力され、上記第２の分周回路
のクロック入力端子には上記第１の分周回路の出力信号
が入力され、上記第１、第２の分周回路は同期して分周
を行うことを特徴とするバーストゲートパルス発生回路
。 ３、特許請求の範囲第２項において、上記第１、第２の
分周回路はそれぞれ直列に接続された複数のフリップフ
ロップを有し、上記第１の分周回路のフリップフロップ
のクロック入力端子にはそれぞれ上記クロックパルス発
生手段からのクロックパルスが入力され、上記第２の分
周回路のフリップフロップのクロック入力端子にはそれ
ぞれ上記第１の分周回路の出力信号が入力されることを
特徴とするバーストゲートパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27296888A JPH0229092A (ja) | 1988-10-31 | 1988-10-31 | バーストゲートパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27296888A JPH0229092A (ja) | 1988-10-31 | 1988-10-31 | バーストゲートパルス発生回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10127479A Division JPS5625883A (en) | 1979-08-10 | 1979-08-10 | Generating circuit of burst gate pulse |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229092A true JPH0229092A (ja) | 1990-01-31 |
| JPH0347035B2 JPH0347035B2 (ja) | 1991-07-18 |
Family
ID=17521301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27296888A Granted JPH0229092A (ja) | 1988-10-31 | 1988-10-31 | バーストゲートパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229092A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6386364B2 (en) | 1998-01-29 | 2002-05-14 | Nippon Steel Welding Products & Engineering Co., Ltd. | Welding wire charge |
| JP2017224999A (ja) * | 2016-06-15 | 2017-12-21 | 富士電機株式会社 | 半導体スイッチング素子の保護回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155835A (ja) * | 1984-08-25 | 1986-03-20 | 松下電工株式会社 | 小形リレ−の接点端子板固定方法 |
-
1988
- 1988-10-31 JP JP27296888A patent/JPH0229092A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155835A (ja) * | 1984-08-25 | 1986-03-20 | 松下電工株式会社 | 小形リレ−の接点端子板固定方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6386364B2 (en) | 1998-01-29 | 2002-05-14 | Nippon Steel Welding Products & Engineering Co., Ltd. | Welding wire charge |
| JP2017224999A (ja) * | 2016-06-15 | 2017-12-21 | 富士電機株式会社 | 半導体スイッチング素子の保護回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347035B2 (ja) | 1991-07-18 |
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