JPH0347779B2 - - Google Patents

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JPH0347779B2
JPH0347779B2 JP60200722A JP20072285A JPH0347779B2 JP H0347779 B2 JPH0347779 B2 JP H0347779B2 JP 60200722 A JP60200722 A JP 60200722A JP 20072285 A JP20072285 A JP 20072285A JP H0347779 B2 JPH0347779 B2 JP H0347779B2
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phase
signal
clock
delay
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Aretsukusu Churufuru Eruin
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International Business Machines Corp
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Publication of JPH0347779B2 publication Critical patent/JPH0347779B2/ja
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は位相ロツクループ装置、より詳細に言
えば受信されたデータ信号に同期した受信側のク
ロツク信号を得るためのデジタル位相ロツクルー
プ装置に関する。 〔開示の概要〕 本願はローカル水晶発振器２３と、タツプ付遅
延チエーン１５とを具備する装置を開示する。デ
ータ信号の各遷移におけるタツプ信号の値を貯蔵
するラツチで構成された瞬時に動作するレジスタ
２５（以下フラツシユレジスタという）と、位相
シフトされた出力クロツクとしてタツプ信号の１
つを選択する出力マルチプレクサ３７とが遅延チ
エーンのタツプに接続される。フラツシユレジス
タの内容はエンコーダ３３により符号化され、エ
ンコーダ３３はデータ信号とローカルクロツク信
号との間の位相オフセツトを表示する値を供給す
る。位相オフセツトは、索引テーブル４１によつ
て出力マルチプレクサを制御する位相選択値に変
換される。遅延チエーンは位相オフセツトを検出
することと、クロツク信号の位相をシフトするこ
ととの２つの目的に寄与する。システムクロツク
の周波数より高い周波数のサンプル信号又は制御
信号は使用しない。 〔従来技術〕 デジタル式のベースバンド通信網において、デ
ータをサンプルするロツクは、別個のクロツク信
号が与えられないため、通常は入力データ流から
回復される。多くのそのような通信システムにお
いて、遅延ロツクループ装置（PLL）が遠隔通
信ステーシヨンにおける受信装置内で維持される
クロツク信号に使われる。受信装置内のクロツク
信号は、通信網を介して伝送され且つその遠隔ス
テーシヨンで受信されたデータ信号のクロツクの
周波数及び位相に対応する。装置内クロツク信号
と、受信データから回復されたクロツク信号との
間の相違は監視され、そして装置内クロツク信号
の位相或は周波数は受信データ信号のクロツク信
号の位相或は周波数に適合され又は“ロツク”さ
れ、又はデータがないか或はデータが受信されな
い場合は最後の状態の位相或は周波数に維持され
る。 位相ロツクループ回路は最初は、アナログ技術
に適用されていた。基本的なデザインは位相検出
器、ループ濾過器及び電圧制御発振器、即ち
VCOを含む。位相検出器は入力データとVCO出
力信号との間の位相相誤差を決定する。ループ濾
過器は位相誤差信号に応答してVCOの制御信号
を発生する。 デジタル装置の技術において、デジタルPLL
はアナログPLLよりも容易にLSI化しうるので、
それは明らかに好ましい装置である。多くのデジ
タルPLLの構成が立案された。リンゼー（W.C.
Lindsay）などによる「デジタル位相ロツクルー
プの観察」（Survey of Digital Phase−Locked
Loops）と題するIEEEの論文（1981年４月の
Proceeding of the IEEEのVol.69No.４）の410頁
乃至431頁が検討された。 種々の位相ロツクループ回路及びクロツク信号
位相シフト回路は多くの文献に記載されており、
そのような既知の回路の文献を挙げて簡単な分析
を以下に述べる。 レウング（W.C.Leung）の「デジタル位相ロ
ツクループ回路」（Digital Phase−lockedloop
circuit）と題する1976年３月のIBMテクニカ
ル・デイスクロージヤ・ブレテイン、Vol.18、No.
10の3334頁乃至3337頁の文献。この刊行物は変化
しうる遅延を得るため、シフトレジスタと選択ロ
ジツクを使つたPLLを記載している。このシフ
トレジスタは発生されたクロツク周波数よりもず
つと高い速度で動作しなければならない。 ホーマン（M.E.Homan）の「電子的に調整可
能のコンピユータのクロツクシステム」
（Electronically adjustable computer clocking
system）と題する1972年６月のIBMテクニカ
ル・デイスクロージヤ・ブレテイン、Vol.15、No.
１の252頁乃至254頁の文献。この刊行物は変化可
能な位相シフトを得るために、選択ロジツクを有
するタツプを具えた遅延チエーンを含む配列を開
示している。然し乍ら、この文献はクロツク信号
の位相誤差の訂正を制御するため、クロツクとデ
ータ信号との間の位相誤差の検出を開示していな
い。 ラウリツチ（L.A.Laurich）などの「遅延線発
振器を有する位相ロツクループ」（Phase lock
loop with delay line oscillator）と題する1970
年12月のIBMテクニカル・デイスクロージヤ・
ブレテイン、Vol.13、No.７の1863頁〜1864頁の文
献。この刊行物に記載されたPLLはクロツク発
振器素子としてタツプ付の遅延線を使つており、
そしてそれはクロツク発振器のパルスを計数する
カウンタを有し且つ入力データの制御の下で誤差
表示としてカウンタの内容を記憶する。タツプ付
の遅延線の出力は発振器の周波数を変更するため
に、誤差表示に応答して選択される。カウンタ及
び評価回路の幾つかは発生されたクロツク周波数
の数倍の速度で動作しなければならない。 ラウリツチ（L.A.Laurich）の「可変遅延線発
生器を有する位相ロツクループ」（（phase lock
loop with variable delay line generator）と
題する1970年12月のIBMテクニカル・デイスク
ロージヤ・ブレテイン、Vol.13、No.７の1861頁〜
1862頁の文献。この刊行物もまた、発振器の周波
数を選択的に変化するロジツクによつて制御され
る発振器の素子としてタツプ付遅延線を使用する
PLLを開示している。マスタ発振器からのパル
スがクロツク信号の発生とデータ信号の遷移との
間で２段シフトレジスタへ供給され、これにより
タツプ選択ロジツクを制御する誤差表示を得る。
デジタル素子のすべてはデータクロツクの速度の
数倍の速度で動作しなければならい。 〔発明が解決しようとする問題点〕 デジタルPLLに使われる通常の位相検出器の
デジタル的な性質は直列的なサンプリングのため
に、処理されるべきデータクロツクよりもｎ倍早
い制御クロツク周波数を要求する。ここで、ｎは
検出器が判別しうる個々の位相値の数である（通
常ｎ＝16）。この拘束はデジタルPLLの適用を低
速度のデータ伝送システムへ制限することにな
る。 従つて、本発明の目的は、システムクロツクよ
りも高い周波数を持つサンプル信号又は制御信号
を使わない位相ロツクループ装置を提供すること
にあり、従つて本発明の装置はPLLにより供給
されるクロツク信号の周波数よりも高い周波数で
動作する素子を必要としない。 〔問題点を解決するための手段〕 本発明に従つて、ローカル発振器の与えられた
周波数のクロツク信号は２つの機能に使われるア
ナログ遅延チエーンへ供給される。その２つの機
能とはデータ信号とローカルクロツク信号との間
の位相のずれ即ちオフセツトを決定する機能と、
位相がシフトされた信号を得るための機能であ
る。評価手段は、データ信号の遷移が起きた時、
位相オフセツトの表示として２レベルのタツプ信
号値を得て、出力クロツク信号として遅延線タツ
プ信号の１つを選択する適当な位相選択信号を発
生する。 評価手段は、デジタル形式の瞬時のタツプ値を
記憶するバイナリラツチの配列と、記憶されたタ
ツプ出力値から位相オフセツト値を発生するた
め、そのラツチへ接続されたエンコーダとを含
む。評価手段はまた、位相オフセツト値を位相選
択信号、即ち出力タツプ選択信号へ変換するため
の索引テーブルを含む。高品位PLLに使われる
評価手段は、エンコーダにより発生された現在及
び以前の位相オフセツト値から位相選択信号、即
ち出力タツプ選択信号を発生するプロセツサを含
む。 遅延チエーンの最後のいくつかのタツプ及び遅
延チエーンの入力部へ接続された遅延長エンコー
ダは、遅延チエーンの入力点の現在の２レベルの
クロツク信号レベルと、これらの最後のタツプに
おける信号レベルとを比較することが出来る。従
つて、遅延長エンコーダはクロツク信号周期と完
全に対応する遅延チエーンの長さ、即ち遅延チエ
ーンの素子の数を決めることが出来、且つ不明確
さを避けるため、有効な遅延チエーンの長さに調
節する訂正手段を動作させることが出来る。 〔実施例〕 (1) 基本デジタルPLL 第１図は本発明に従つた位相ロツクループ
（PLL）の基本的な実施例のブロツク図を示す。
これは0.5メガヘルツから100メガヘルツまでの範
囲の周波数に適する。 通常のPLLのように、第１図のPLLはクロツ
クが引き出される入力データが供給される入力線
１１を持ち、また、入力データから引き出された
データクロツクが与えられる出力線１３を持つ。 PLLの心臓部はｎ個の遅延素子１７−１，１
７−２，１７−３……１７−ｎから成る遅延チエ
ーン１５であつて、各素子はローカル発振器２３
の発振周期の約１／ｎ＋１の遅延を持つている。
各遅延素子の遅延は位相の所望の分解能に対応す
る。遅延チエーンは入力タツプ１９を有し、且つ
各遅延素子の後部に夫々のタツプ２１−１，２１
−２，２１−３及び２１−ｎを含む。ｎ個の遅延
素子の合計の遅延は関連するシステムに使われて
いるデータクロツクの周期に対応する（例えば、
クロツク周期をＴ、分解能を1/8とすると、夫々
がＴ／８の遅延を有する７個の遅延素子が使われ
る）。個別遅延素子のチエーンの代りに、タツプ
付の連続した遅延線（低周波用として）又は固有
の伝播遅延を有する一連のゲート（高周波用とし
て）も勿論利用しうる。若し、遅延チエーンがゲ
ートのチエーンとしてチツプの中にモノリシツク
的に実施されたとすれば、周波数の範囲は、１個
の遅延素子を構成するため何個のゲートが使われ
るかを選ぶことによつてプログラム可能な編成に
することが出来る。 遅延チエーンの入力線１９は、水晶Ｑで制御さ
れ、且つシステム全体のデータクロツクの周波数
に対応する周波数を持つた矩形波クロツク信号を
供給するローカル発振器２３へ接続される。この
発振器は少くとも約10-5の精密さを有する回路で
なければならない。 第２に重要な素子は（ｎ＋１）個のバイナリラ
ツチで構成されたフラツシユレジスタ２５であつ
て、各ラツチは入力タツプ１９か、又は夫々に関
連した遅延チエーンの遅延素子、１７−１，１７
−２……１７−ｎの関連タツプの何れかに存在す
るバイナリ信号値によつてロードすることが出来
る。遅延チエーンの夫々の関連タツプはその個々
のラツチ入力へ接続される。ラツチは相互接続さ
れていない。ロードは各ラツチに接続されている
制御入力線２７上の信号のエツジ（遷移）により
行われる。ロードされた後、各ラツチの内容（バ
イナリ信号値）は夫々の出力線２９−０，２９−
１，２９−２……２９−ｎで得られる。そのよう
な並列ロードが可能で、エツジでトリガされるラ
ツチ配列は公知なので、より詳細な説明はこれ以
上必要としない。 シユミツトトリガ３１がデータ入力線１１とフ
ラツシユレジスタ制御入力線２７に接続されてい
る。シユミツトトリガ３１は、バイナリデータ
（２レベル）入力信号の各遷移後、フラツシユレ
ジスタへ鋭いエツジを供給する。 他の重要な素子は、（ｎ＋１）個の入力がフラ
ツシユレジスタ２５の出力線２９−０，２９−
１，２９−２……２９−ｎへ接続されているエン
コーダ３３である。このエンコーダは、フラツシ
ユレジスタ２５で得られるバイナリ値の順序を符
号化した表示を供給する一組の並列出力線３５を
有する。詳細が後に述べられるように、フラツシ
ユレジスタ２５の中では、連続する“１”のグル
ープと連続する“０”のグループとが交互に並ん
でおり、その中に２つのグループ遷移がある。即
ちフラツシユレジスタ２５はこれらのグループを
３つしか含まない。エンコーダ３３は、例えば１
のグループから０のグループへのグループ遷移が
自身の入力のどこで起きたかを検出し、その入力
位置（例えば１のグループに続く最初の０を含む
ところ）を符号化して出力する。30個の入力を仮
定すると、出力線３５は、32個の入力までの任意
の１個の入力を判別するのに充分である５本の線
で構成される。符号化された出力信号は位相オフ
セツト信号φOFFと名付けられ、それは最後に起き
たデータ信号の遷移と基本ローカルクロツク信号
の基準エツジＲとの位相のずれを表わす（第２図
参照）。 PLLの更に重要な素子は出力マルチプレクサ
３７である。これは（ｎ＋１）個のゲートの配列
であり、配列中の各ゲートは入力タツプ１９又は
遅延チエーン１５のタツプ２１−１，２１−２…
…２１−ｎの１つへ夫々接続される。（ｎ＋１）
個のゲートのうち一時にただ１個のゲートが、こ
のマルチプレクサの単一の出力線１３へその関連
した入力線の信号（即ち、その入力信号か又は遅
延チエーンのタツプ信号のうちの何れか１つの信
号）を伝送するため、選択される。１個の付勢ゲ
ートの選択は一群の制御線３９を介して出力マル
チプレクサ３７の制御入力へ供給される制御信号
により行われる。 制御線３９上の信号は出力クロツクのための位
相選択信号φMUXと名付けられる。この信号は索
引テーブル４１により供給される。索引テーブル
の１つの入力は位相オフセツト信号φOFFを受け取
るため、エンコーダ３３の出力線３５へ接続され
且つ索引テーブルの第２の入力は現在の位相選択
信号φMUXを受け取るためそれ自身の出力線３９
へ接続される。（ｎ＋１）個のエンコーダ入力の
１つを判別した符号化された各位相オフセツト信
号φOFFとその現在の出力φMUXとに応答して、索引
テーブル４１は出力マルチプレクサ３７の（ｎ＋
１）個のゲートの１つを選択するために符号化さ
れた新しい出力位相選択信号φMUXを供給する。
従つて、索引テーブル４１は基本的にはコード変
換器であり、その２つの入力値によりアドレスさ
れる例えば読み取り専用メモリ（ROM）の形で
実現することが出来る。若し、プログラム可能な
ROM又は取換可能なROMが用いられた場合、
PLLのパラメータはPLLの製造工程から切放し
て独立して選択し、且つ別個に変更することが出
来る。 PLLの構成を簡単化する場合、エンコーダ３
３及び索引テーブル４１を組合せて、出力マルチ
プレクサのために、フラツシユレジスタの内容を
符号化された位相選択信号へ直接に変換する単一
のエンコーダに組み立てることが出来る。 (2) デジタルPLLの作用 上述したデジタルPLLの動作は第１図、第２
図及び第３図は参照して以下に説明する。遅延チ
エーン１５はローカル発振器２３のクロツク周期
に対応する合計遅延時間を有するから、遅延チエ
ーンは受信装置内で発生されたクロツク信号の２
つの遷移を常に含む。この２つの遷移の一方は２
進信号の高いレベルから低いレベルへの遷移であ
り、他方はその逆方向の遷移である。これ等の遷
移は遅延チエーンを通して伝播する。短い過渡的
な期間を除いて、遅延チエーンのタツプの半分は
高信号レベルにあり、他の半分は低信号レベルに
ある。 入力線１１上のデータ入力信号はシユミツトト
リガ３１で整形される（第１図参照）。シユミツ
トトリガ３１からの出力信号の遷移が入力信号
（ローカルクロツク）のの瞬時値と遅延チエーン
のタツプ信号の瞬時値とをフラツシユレジスタ２
５のラツチ中へロードする。第２図において、フ
ラツシユレジスタは、もつと長い列（例えば32個
のラツチ）であるけれども、８個のラツチで代表
されている。従つて、入力データ信号の遷移が起
きた時、フラツシユレジスタは受信装置内で発生
されたクロツク信号が持つていた実際の位相を表
わす同数の１及び０を含む。 データ信号は単純に、高レベルでバイナリ１、
低レベルでバイナリ０を表わすこと、サンプルポ
イントは各ビツト期間の中点にあること、データ
信号の遷移はビツト期間の境界、即ちサンプルポ
イントの間で生ずるものと仮定する。他の任意の
バイナリ（２レベル）データ表示例えばマンチエ
スタコードも勿論使用することが出来る。エンコ
ーダ３３により供給される位相オフセツト信号
φOFFは入力データ信号と受信装置内の基本クロツ
クとの間の位相のずれを表示する。線１３上の出
力クロツクの所望の位相は、そのサンプルエツジ
Ｓがデータのサンプルポイント（これは各ビツト
期間の中点にある）と一致したときである。 第２図の上部はフラツシユレジスタ及び遅延素
子のチエーンを示す。信号行Ｉは、最後のデータ
信号のエツジが生じた時に遅延チエーンに貯蔵さ
れたクロツク信号の１周期を表わす。夫々のバイ
ナリタツプ値はフラツシユレジスタに示される。
Ｒはクロツク信号周期の開始をマークする基準エ
ツジであり、Ｓはクロツク期間の中点に対応する
サンプルエツジである。 第２図の行は位相誤差の検出を示し、行及
びは決定された位相誤差を補償するための２つ
の可能な位相訂正を示す。 位相オフセツト値、位相誤差値、位相訂正値及
び位相選択値は整数で表わされねばならない。何
故ならば、夫々が限られた個数の個別位相値（又
はタツプ位置）の１つを表わすからである。 古い位相選択値φMUX(OLD)が出力クロツク源とし
てタツプ６を選択していたと仮定する。やがて、
フラツシユレジスタの新しい内容は位相オフセツ
トφOFFを４の値に決定する。従つて、位相誤差
φERRは行に示されたように２の値を持つ。 この位相誤差はマイナス２の値の位相訂正
φCORRを選ぶことによつて一度に完全に訂正する
ことが出来る。従つて、新しい位相選択値
φMUX(NEW)は、決定された位相オフセツトに完全に
対応する４の数値に等しくなる（第２図の行を
参照）。然し乍ら、そのような即座の訂正は各誤
差パルスに完全に反応して、データクロツク出力
の望ましくないジツタが現われる。 この改善策として、第２図の行に示されたよ
うに、位相誤差の部分訂正即ち低速訂正が各クロ
ツクサイクロに行われる。この改良は以下の式(2)
中の関数ｆ（φERR）として表わされる。 位相訂正は次下の式を使つて行われる。 位相誤差は φERRφ＝MUX(OLD)〓OFF (1) により決められる。 位相訂正は φCORR＝−φERR＋ｆ（φERR） (2) で決められる。ここで、フイードバツク特性、ｆ
（φERR）が記号で示されている。第２図の行に
示されたような単純なケースにおいては、ｆ
（φERR）はゼロである。 新しい出力マルチプレクサの設定は φMUX(NEW)＝φMUX(OLD)＋φCORR (3) である。 これ等の処理機能は第１図の索引テーブル４１
中で実行される（又は後述される第２実施例の第
５図のプロセツサ４３の中で実行される）。 このPLLの位相シフト機能は第３図を参照し
て説明される。この例において、遅延チエーンは
７個の遅延素子を持つており、従つて合計８個の
信号供給出力端子（遅延チエーン自身の入力端子
及び７個のタツプ）を持つている。出力端子はＡ
……Ｈで示され且つ夫々の出力クロツク信号は第
３図の行Ａ……Ｈに夫々示されている。図から理
解されるように、８個の異なつた位相位置を有す
るクロツク信号を得ることが出来、そして出力信
号の１つが出力マルチプレクサ３７によつて選択
される。 マルチプレクサ３７の１つの出力の選択は、フ
ラツシユレジスタの内容、従つて位相オフセツト
信号φOFFの値が変化されない限り維持される。入
力データ信号の各遷移の変化が起きると、新しい
マルチプレクサ出力選択、即ちPLLの出力クロ
ツクの位相のシフトが行われる。 PLLの１つの特性、即ち位相誤差φERR及び位相
訂正φCORRの間の１つの関係が第４図に示される。
他の任意所望の訂正関数がこのPLL装置で実施
しうる。 下記の表１に、第４図の訂正関数を実現する索
引テーブル４１の内容の一例を示す。この例にお
いて、位相オフセツトφOFF及び位相選択φMUXは８
個の値、０……７のうちの１つを取ることが出
来、そして位相誤差及び位相訂正は８個の値、−
４……３のうちの１つを取ることが出来る。表１
は、どの新しい位相訂正値（タツプ選択番号）が
位相オフセツト値及び古い位相選択値の各対のた
めに使われるかを示す。
〔発明の効果〕
要約すると、本発明に従つたデジタルPLLは
以下の効果を有する。 ※ システムクロツクよりも高い周波数のサン
プルクロツク又はシフトクロツクを使わない
ので、システムクロツクの周波数よりも高い
周波数用の素子を必要としない。従つて、本
発明の装置は100メガヘルツの範囲の非常に
高いクロツク周波数に使うことが出来る。 ※ 相対的に高い精密さを必要とする素子はロ
ーカル水晶発振器のみである。他のすべての
素子はそれより低い精密さでよいので製造の
コストを下げることが出来る。 ※ PLL特性及び周波数範囲はデジタルでプ
ログラム可能である。 ※ PLL装置全体が集積回路に良好に適合す
る。
【図面の簡単な説明】
第１図は本発明のPLLの第１実施例のブロツ
ク図、第２図は位相検出及び位相訂正を行う方法
を説明する図、第３図は位相シフタとして働く遅
延チエーンの動作を説明する図、第４図は第１図
に示されたPLLの索引テーブルの位相訂正関数
を説明する図、第５図は本発明のPLLの第２実
施例のブロツク図、第６図は伝播遅延の分布を示
すグラフ、第７図は第５図のPLLに含まれた遅
延延長エンコーダの実施例のブロツク図、第８図
は第５図のPLLの実施例中の位相選択値を決定
するプロセツサのブロツク図である。 １１……データ信号入力線、１３……データク
ロツク出力線、１５……タツプ付遅延チエーン、
１７−１，１７−２……１７−（ｎ−１），１７−
ｎ……遅延素子、１９，２１−１……２１−ｎ…
…遅延チエーンのタツプ。

Claims (1)

  1. 【特許請求の範囲】 １ ２レベルの基本クロツク信号を供給する固定
    周波数発振器と、 該発振器に接続され、上記基本クロツク信号を
    受け取るタツプ付き遅延チエーンと、 上記遅延チエーンにおける遅延が上記基本クロ
    ツク信号の周期に対応するように上記遅延チエー
    ンを調整する調整手段と、 上記遅延チエーンのタツプ及び上記調整手段へ
    接続され、入力信号の各遷移に応答してタツプの
    出力値を記憶し、この記憶された出力値及び上記
    調整手段の出力に基づいて位相選択信号を発生す
    る評価手段と、 上記遅延チエーンのタツプ及び上記評価手段へ
    接続され、上記位相選択信号に応答して上記遅延
    チエーンのタツプの１つからの信号をクロツク出
    力線へ選択的にゲートする出力ゲート手段と、 を具備するデジタル位相ロツクループ装置。
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