JPH0348506A - 電流可変回路 - Google Patents
電流可変回路Info
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- JPH0348506A JPH0348506A JP2094504A JP9450490A JPH0348506A JP H0348506 A JPH0348506 A JP H0348506A JP 2094504 A JP2094504 A JP 2094504A JP 9450490 A JP9450490 A JP 9450490A JP H0348506 A JPH0348506 A JP H0348506A
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- 238000010586 diagram Methods 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 108010054404 Adenylyl-sulfate kinase Proteins 0.000 description 1
- 102100039024 Sphingosine kinase 1 Human genes 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路において絶縁ゲート電界効果ト
ランジスタ（以下ＭＯＳＦＥＴと称す）からなるカレン
トミラー回路を有する電流可変回路に関し、特にカレン
トミラー回路の入力電流に対する所望の出力電流値を得
る電流可変回路に関する。
ランジスタ（以下ＭＯＳＦＥＴと称す）からなるカレン
トミラー回路を有する電流可変回路に関し、特にカレン
トミラー回路の入力電流に対する所望の出力電流値を得
る電流可変回路に関する。
従来、半導体集積回路でＭＯＳＦＥＴのカレントミラ一
対を有し、出力電流値を可変する電流可変回路において
は、カレントミラ一対の出力側にＭＯＳＦＥＴを複数個
用意しておき、これを選択することにより入力定電流の
整数倍の電流値を得るようにしている。
対を有し、出力電流値を可変する電流可変回路において
は、カレントミラ一対の出力側にＭＯＳＦＥＴを複数個
用意しておき、これを選択することにより入力定電流の
整数倍の電流値を得るようにしている。
第３図は従来の一例を示す電流可変回路図である。
第３図に示すように、従来の電流可変回路は定電流源に
接続された入力端子１にＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ
＋ ，Ｑ２からなるカレントミラー回路２の入力側を接
続し、且つ出力側を出力端子３に接続するとともに同一
ゲート幅および同一ゲート長を有する複数個のＭＯＳＦ
ＥＴ （Ｑ３，Ｑ４，Ｑｓ，・・・ＱＬ）４を並列に接
続している。また、これらのＭＯＳＦＥＴ４のゲートに
はスイッチ（Ｓ３， Ｓｔ． Ｓｓ，ＳＬ）５が接続さ
れ、基準電位点６と共通のゲート電極ラインとの切換え
を制御信号に基づくデコーダ７の制御により行うように
している。
接続された入力端子１にＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ
＋ ，Ｑ２からなるカレントミラー回路２の入力側を接
続し、且つ出力側を出力端子３に接続するとともに同一
ゲート幅および同一ゲート長を有する複数個のＭＯＳＦ
ＥＴ （Ｑ３，Ｑ４，Ｑｓ，・・・ＱＬ）４を並列に接
続している。また、これらのＭＯＳＦＥＴ４のゲートに
はスイッチ（Ｓ３， Ｓｔ． Ｓｓ，ＳＬ）５が接続さ
れ、基準電位点６と共通のゲート電極ラインとの切換え
を制御信号に基づくデコーダ７の制御により行うように
している。
かかる構成の電流可変回路においては、各ＭＯＳＦＥＴ
４のオン・オフを制御することにより、入力端子１から
の入力定電流に対し整数倍の出，力電流を出力端子３か
ら得ることができる。
４のオン・オフを制御することにより、入力端子１から
の入力定電流に対し整数倍の出，力電流を出力端子３か
ら得ることができる。
また、出力電流に整数倍以外の多様性を持たせる場合は
、各ＭＯＳＦＥＴ４のゲート幅およびゲート長を異なら
せることにより所定の出力電流を得ることができる。
、各ＭＯＳＦＥＴ４のゲート幅およびゲート長を異なら
せることにより所定の出力電流を得ることができる。
上述した従来の電流可変回路は、カレントミラー回路の
出力側に同一のゲート幅及びゲート長を有する複数個の
ＭＯＳＦＥＴを並列に接続するとともにスイッチを介し
て選択することにより、カレントミラー回路の入力端子
から供給される定電流を可変するように構成している。
出力側に同一のゲート幅及びゲート長を有する複数個の
ＭＯＳＦＥＴを並列に接続するとともにスイッチを介し
て選択することにより、カレントミラー回路の入力端子
から供給される定電流を可変するように構成している。
しかしながら、かかる電流可変回路においては、入力定
電流源からの電流の整数倍の電流しか得られないという
欠点がある。
電流源からの電流の整数倍の電流しか得られないという
欠点がある。
また、電流可変回路の所望する出力電流値に多様性をも
たせようとすると、様々なゲート幅あるいはゲート長を
有するＭＯＳＦＥＴをカレントミラー回路の出力側に接
続し、これを選択して出力電流を可変することになるが
、この場合は多種類のゲート長あるいはゲート幅を有す
るＭＯＳＦＥＴを備える必要があるので、素子占有面積
が大きくなったりあるいはレイアウトが繁雑になったｉ
）するという欠点がある。
たせようとすると、様々なゲート幅あるいはゲート長を
有するＭＯＳＦＥＴをカレントミラー回路の出力側に接
続し、これを選択して出力電流を可変することになるが
、この場合は多種類のゲート長あるいはゲート幅を有す
るＭＯＳＦＥＴを備える必要があるので、素子占有面積
が大きくなったりあるいはレイアウトが繁雑になったｉ
）するという欠点がある。
本発明の目的は、かかるカレントミラー回路の出力電流
値に多様性を持たせるとともに、少ない素子占有面積で
実現でき、レイアウトも容易にする電流可変回路を提供
することにある。
値に多様性を持たせるとともに、少ない素子占有面積で
実現でき、レイアウトも容易にする電流可変回路を提供
することにある。
本発明の電流可変回路は、第一の絶縁ゲート電界．効果
トランジスタで形成したカレントミラー回路と、前記カ
レントミラー回路の入力側と出力側にそれぞれソース電
極およびドレイン電極が並列に接続され且つ同一のゲー
ト幅およびゲート長を有する複数個の第二の絶縁ゲート
電界効果トランジスタとを含み、前記第二の絶縁ゲート
電界効果トランジスタのそれぞれのゲート電極は独自に
基準電位点あるいは共通のゲート電極ラインのいずれか
へ選択的にもしくは固定的に接続され、前記カレントミ
ラー回路の入力端子に接続した定電流源からの入力電流
に対する出力電流を任意に可変するように構成される。
トランジスタで形成したカレントミラー回路と、前記カ
レントミラー回路の入力側と出力側にそれぞれソース電
極およびドレイン電極が並列に接続され且つ同一のゲー
ト幅およびゲート長を有する複数個の第二の絶縁ゲート
電界効果トランジスタとを含み、前記第二の絶縁ゲート
電界効果トランジスタのそれぞれのゲート電極は独自に
基準電位点あるいは共通のゲート電極ラインのいずれか
へ選択的にもしくは固定的に接続され、前記カレントミ
ラー回路の入力端子に接続した定電流源からの入力電流
に対する出力電流を任意に可変するように構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示す電流可変回路図で
ある。
ある。
第１図に示すように、本実施例は定電流が入力端子１か
ら入力側に供給され且つ出力側が出力端子３に接続され
、しかもＭＯＳＦＥＴＱ，，Ｑ２で形威したカレントミ
ラー回路２と、このカレントミラー回路２０入力側およ
び出力側にそれぞれソース電極およびドレイン電極が並
列に接続され且つ同一のゲート幅およびゲート長を有す
る複数個のＭＯ Ｓ Ｆ Ｅ Ｔ （Ｑ３ ， Ｑｓ
， Ｑ７，・・・；Ｑ４，Ｑ，，Ｑ１・・）４と、これ
らＭＯＳＦＥＴ４の各ゲート電極に接続されるスイッチ
（Ｓｓ， ｓ５，Ｓ７１・・・： Ｓ＋，Ｓｓ，Ｓ１・
・冫５と、制御信号に基づいてスイッチ５のオン・オフ
を制御するデコーダ７とを有している。また、デコーダ
７から制御されるこれらスイッチ５は独自に基準電位点
６あるいは共通のゲート電極ラインのいずれかへ選択的
に接続する。すなわち、本実施例におけるスイッチ５は
各ゲート電極をＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ ＋ ，
Ｑ ２のゲート電極へ接続するか、あるいは別の定電位
点６へ接続するかを選択する手段として用いられる。
ら入力側に供給され且つ出力側が出力端子３に接続され
、しかもＭＯＳＦＥＴＱ，，Ｑ２で形威したカレントミ
ラー回路２と、このカレントミラー回路２０入力側およ
び出力側にそれぞれソース電極およびドレイン電極が並
列に接続され且つ同一のゲート幅およびゲート長を有す
る複数個のＭＯ Ｓ Ｆ Ｅ Ｔ （Ｑ３ ， Ｑｓ
， Ｑ７，・・・；Ｑ４，Ｑ，，Ｑ１・・）４と、これ
らＭＯＳＦＥＴ４の各ゲート電極に接続されるスイッチ
（Ｓｓ， ｓ５，Ｓ７１・・・： Ｓ＋，Ｓｓ，Ｓ１・
・冫５と、制御信号に基づいてスイッチ５のオン・オフ
を制御するデコーダ７とを有している。また、デコーダ
７から制御されるこれらスイッチ５は独自に基準電位点
６あるいは共通のゲート電極ラインのいずれかへ選択的
に接続する。すなわち、本実施例におけるスイッチ５は
各ゲート電極をＭ Ｏ Ｓ Ｆ Ｅ Ｔ Ｑ ＋ ，
Ｑ ２のゲート電極へ接続するか、あるいは別の定電位
点６へ接続するかを選択する手段として用いられる。
ここで、一般的ＭＯＳＦＥＴを飽和領域で用いたときの
ドレイン電流について考えると、ドレイン電流ＩＤＤは
チャネル長変調効果を無視すると、？し、μ． ： Ｃｏｘ： Ｗ ： Ｌ ： ＶＯＳ： ■，■： で与えられる。
ドレイン電流について考えると、ドレイン電流ＩＤＤは
チャネル長変調効果を無視すると、？し、μ． ： Ｃｏｘ： Ｗ ： Ｌ ： ＶＯＳ： ■，■： で与えられる。
キャリアの移動度、
ゲート電極下の酸化膜厚、
チャネル幅、
チャネル長、
ゲート・ソース間電圧
しきい値電圧
しかるに、本実施例においては、ＭＯＳＦＥＴＱ１とこ
れとゲート電極を共通にするＭＯＳＦＥＴＱ２，Ｑｚ．
Ｑ＋，Ｑｓとによりカレントミラーが構成されており、
それぞれのＭＯＳＦＥＴへ前述した（１）式で与えられ
るドレイン電流が流れる。
れとゲート電極を共通にするＭＯＳＦＥＴＱ２，Ｑｚ．
Ｑ＋，Ｑｓとによりカレントミラーが構成されており、
それぞれのＭＯＳＦＥＴへ前述した（１）式で与えられ
るドレイン電流が流れる。
方、ＭＯＳＦＥＴＱｌ．Ｑ２．Ｑ３．．Ｑｔ，Ｑ８のゲ
ート・ソース間電圧■。，は等しく且つ全てのＭＯＳＦ
ＥＴのチャネル幅Ｗとチャネル長Ｌは等しく全てのＭＯ
ＳＦＥＴは整合がとれていると仮定すると、Ｍ Ｏ Ｓ
Ｆ Ｅ Ｔ Ｑ ＋ ， Ｑ ２ ． Ｑ ｚ ，
Ｑ ４ ， Ｑ ａのドレイン電流は全て等しくなる。
ート・ソース間電圧■。，は等しく且つ全てのＭＯＳＦ
ＥＴのチャネル幅Ｗとチャネル長Ｌは等しく全てのＭＯ
ＳＦＥＴは整合がとれていると仮定すると、Ｍ Ｏ Ｓ
Ｆ Ｅ Ｔ Ｑ ＋ ， Ｑ ２ ． Ｑ ｚ ，
Ｑ ４ ， Ｑ ａのドレイン電流は全て等しくなる。
このため、出力電流値は入力端子１に接続された入力定
電流源の電流値に、ダイオード・バイアス部を構成する
ＭＯＳＦＥＴの数と電流吸い込み部を構成するＭＯＳＦ
ＥＴの数との比を乗じたものとなる。例えば、本実施例
においては、３／ （２ Ｉ．．ｆ） （ここで、■、
．，は入力端子ｌに接続されて流入する定電流源の電流
値を表わす）となる。このように、カレントミラーを構
成するＭＯＳＦＥＴの数を任意に選択することにより、
入力定電流に対して出力電流値を多様に可変することが
可能になる。
電流源の電流値に、ダイオード・バイアス部を構成する
ＭＯＳＦＥＴの数と電流吸い込み部を構成するＭＯＳＦ
ＥＴの数との比を乗じたものとなる。例えば、本実施例
においては、３／ （２ Ｉ．．ｆ） （ここで、■、
．，は入力端子ｌに接続されて流入する定電流源の電流
値を表わす）となる。このように、カレントミラーを構
成するＭＯＳＦＥＴの数を任意に選択することにより、
入力定電流に対して出力電流値を多様に可変することが
可能になる。
尚、上述した実施例ではカレントミラー回路２の入力側
であるＭＯＳＦＥＴＱ，と並列に接続される数をＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ３のみとし、また出力側である
ＭＯＳＦＥＴＱ２と並列に接続される数をＭ Ｏ Ｓ
Ｆ Ｅ Ｔ Ｑ ＋ ， Ｑ ｓとしたが、適尚に且つ
自由に組み合わせることができるのは言及するまでもな
い。
であるＭＯＳＦＥＴＱ，と並列に接続される数をＭ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｑ ３のみとし、また出力側である
ＭＯＳＦＥＴＱ２と並列に接続される数をＭ Ｏ Ｓ
Ｆ Ｅ Ｔ Ｑ ＋ ， Ｑ ｓとしたが、適尚に且つ
自由に組み合わせることができるのは言及するまでもな
い。
第２図は本発明の第二の実施例を示す電流可変回路図で
ある。
ある。
第２図に示すように、本実施例は前述した第一の実施例
と比較して入力端子１からの定電流をＭＯ Ｓ Ｆ Ｅ
Ｔ Ｑ ｌ， Ｑ ２からなるカレントミラー回路の
入力側に供給し、出力端子３から任意の出力電流を取り
出すこと、およびカレントミラー回路２の入力側と出力
側とにそれぞれ同一ゲート幅と同一ゲート長を有する複
数個のＭＯＳＦＥＴＱ３，Ｑ ．，・・・，Ｑ．）４を
並列に接続すること、並びにＭＯＳＦＥＴ４のゲートが
基準電位点６あるいは共通のゲート電極ラインのいずれ
かに接続するようにしたことについては同様である。こ
れらの相違する点は、本実施例がスイッチ５およびデ２
フーダ７を設けず、各ＭＯＳＦＥＴ４のゲートをアルミ
配線８を用い基準電位点６あるいは共通のゲート電極ラ
インのいずれかに固定的な組合わせにより接続すること
にある。
と比較して入力端子１からの定電流をＭＯ Ｓ Ｆ Ｅ
Ｔ Ｑ ｌ， Ｑ ２からなるカレントミラー回路の
入力側に供給し、出力端子３から任意の出力電流を取り
出すこと、およびカレントミラー回路２の入力側と出力
側とにそれぞれ同一ゲート幅と同一ゲート長を有する複
数個のＭＯＳＦＥＴＱ３，Ｑ ．，・・・，Ｑ．）４を
並列に接続すること、並びにＭＯＳＦＥＴ４のゲートが
基準電位点６あるいは共通のゲート電極ラインのいずれ
かに接続するようにしたことについては同様である。こ
れらの相違する点は、本実施例がスイッチ５およびデ２
フーダ７を設けず、各ＭＯＳＦＥＴ４のゲートをアルミ
配線８を用い基準電位点６あるいは共通のゲート電極ラ
インのいずれかに固定的な組合わせにより接続すること
にある。
従って、本実施例は被数個のＭＯＳＦＥＴ４を選択して
回路を構成するので、その組み合わせによって入力定電
流に対しても多様な出力電流値を容易に得られ、しかも
選択手段が固定的なアルミ配線８で行なわれているため
、スイッチ５と制御信号やデコーダ７が不用となり、回
路構成が簡単になるという利点がある。
回路を構成するので、その組み合わせによって入力定電
流に対しても多様な出力電流値を容易に得られ、しかも
選択手段が固定的なアルミ配線８で行なわれているため
、スイッチ５と制御信号やデコーダ７が不用となり、回
路構成が簡単になるという利点がある。
第４図は本発明の第三の実施例の電流可変回路図である
。図においてはＩ Ｉｎは入力電流、Ｉ，，，は出力電
流、Ｑ１。１〜Ｑｔ及びＱ２。１〜ＱＬはＮ型ＭＯＳト
ランジスタ、Ｑ３。１〜ＱＭ及びＱ４。１〜ＱＮはＰ型
ＭＯＳトランジスタ、Ｓ，。１〜ＳＫ−１・Ｓ２。１〜
Ｓ ｔ．−＋ ’ Ｓ ３０１″ＳＭ−１ ′Ｓ ４Ｇ
＋−ＳＮ−１はスイッチ・Ｃ ＋ｏ＋−． Ｃ ｘ−＋
′Ｃ ２０１″Ｃ Ｌ−１ ’ Ｃ ３ｏｎ″ＣＭ−
１ ゜Ｃ４。１〜ＳＮ−ｔはスイッチを駆動する制御信
号である。本実施例においては、第１のカレントミラー
回路をＮ型ＭＯＳトランジスタで構威し、第１のカレン
トミラー回路に続く第２のカレントミラー回路をＰ型Ｍ
ＯＳトランジスタで構成している。
。図においてはＩ Ｉｎは入力電流、Ｉ，，，は出力電
流、Ｑ１。１〜Ｑｔ及びＱ２。１〜ＱＬはＮ型ＭＯＳト
ランジスタ、Ｑ３。１〜ＱＭ及びＱ４。１〜ＱＮはＰ型
ＭＯＳトランジスタ、Ｓ，。１〜ＳＫ−１・Ｓ２。１〜
Ｓ ｔ．−＋ ’ Ｓ ３０１″ＳＭ−１ ′Ｓ ４Ｇ
＋−ＳＮ−１はスイッチ・Ｃ ＋ｏ＋−． Ｃ ｘ−＋
′Ｃ ２０１″Ｃ Ｌ−１ ’ Ｃ ３ｏｎ″ＣＭ−
１ ゜Ｃ４。１〜ＳＮ−ｔはスイッチを駆動する制御信
号である。本実施例においては、第１のカレントミラー
回路をＮ型ＭＯＳトランジスタで構威し、第１のカレン
トミラー回路に続く第２のカレントミラー回路をＰ型Ｍ
ＯＳトランジスタで構成している。
また各ＭＯＳトランジスタのゲート電極を共通ゲート電
極ラインに接続するか、あるいはソース側電源に接続す
るかの選択手段はスイッチとそれを駆動する制御信号で
ある。
極ラインに接続するか、あるいはソース側電源に接続す
るかの選択手段はスイッチとそれを駆動する制御信号で
ある。
次に本実施例の動作について説明する。一般にＭＯＳト
ランジスタを飽和領域で用いた場合ドレイン電流Ｉ０は
チャネル長変調効果を無視すると、で与えられる。■式
においてμはキャリアの移動度、ＣＯＸはゲート電極下
の酸化膜厚、Ｗはチャネル幅、Ｌはチャネル長、ＶＯＳ
はゲート・ソース間電圧そしてＶＴＲはしきい値電圧で
ある。第１図において制御信号で駆動されたスイッチに
よって、Ｎ型トランジスタＱ１。１〜Ｑ１。，及びＱ２
。１〜Ｑ２。２が第１のカレントミラー回路を、Ｐ型ト
ランジスタＱ，。１〜Ｑ，。，及びＱ４。１〜Ｑ４。，
が第２のカレントミラー回路を構成しており、残りのト
ランジスタは■。，＝０であるために動作していない状
態にある。今、第１のカレントミラー回路を構成するＮ
ｍ Ｍ Ｏ Ｓ トランジスタのゲート・ソース間電
圧ＶＯ８Ｎは等しいため、全てのＮ型ＭＯＳトランジス
タのチャネル長ＬＮとチャネル幅ＷＮがそれぞれ等しい
とするとトランジスタＱ１。，〜Ｑ１。３及びＱ２。１
〜Ｑ２。２のドレイン電流は等しくなる。このため、第
１のカレントミラー回路の出力電流値をＩ１。ｕ％とす
ると、工，。ｕ１は入力電流Ｉ１。に入力側のトランジ
スタ数と出力側のトランジスタ数の比を乗じたものにな
り工，。ａｔ” Ｉｉイとなる。さらに、第３ ２のカレントミラー回路を構成するＰ型ＭＯＳトランジ
スタのゲート・ソース間電圧■。，Ｐも等しいため、全
てのＰ型ＭＯＳトランジスタのチャネル長Ｌｐとチャネ
ル幅Ｗ，がそれぞれ等しいとすると、同様に考えて、第
２のカレントミラー回路のなる。このように第１及び第
２のカレントミラー回路を構成するＭＯＳトランジスタ
数を任意に選択することにより、入力電流Ｉ Ｉｎに対
する出力電流工。．を多様に可変することが可能となる
。
ランジスタを飽和領域で用いた場合ドレイン電流Ｉ０は
チャネル長変調効果を無視すると、で与えられる。■式
においてμはキャリアの移動度、ＣＯＸはゲート電極下
の酸化膜厚、Ｗはチャネル幅、Ｌはチャネル長、ＶＯＳ
はゲート・ソース間電圧そしてＶＴＲはしきい値電圧で
ある。第１図において制御信号で駆動されたスイッチに
よって、Ｎ型トランジスタＱ１。１〜Ｑ１。，及びＱ２
。１〜Ｑ２。２が第１のカレントミラー回路を、Ｐ型ト
ランジスタＱ，。１〜Ｑ，。，及びＱ４。１〜Ｑ４。，
が第２のカレントミラー回路を構成しており、残りのト
ランジスタは■。，＝０であるために動作していない状
態にある。今、第１のカレントミラー回路を構成するＮ
ｍ Ｍ Ｏ Ｓ トランジスタのゲート・ソース間電
圧ＶＯ８Ｎは等しいため、全てのＮ型ＭＯＳトランジス
タのチャネル長ＬＮとチャネル幅ＷＮがそれぞれ等しい
とするとトランジスタＱ１。，〜Ｑ１。３及びＱ２。１
〜Ｑ２。２のドレイン電流は等しくなる。このため、第
１のカレントミラー回路の出力電流値をＩ１。ｕ％とす
ると、工，。ｕ１は入力電流Ｉ１。に入力側のトランジ
スタ数と出力側のトランジスタ数の比を乗じたものにな
り工，。ａｔ” Ｉｉイとなる。さらに、第３ ２のカレントミラー回路を構成するＰ型ＭＯＳトランジ
スタのゲート・ソース間電圧■。，Ｐも等しいため、全
てのＰ型ＭＯＳトランジスタのチャネル長Ｌｐとチャネ
ル幅Ｗ，がそれぞれ等しいとすると、同様に考えて、第
２のカレントミラー回路のなる。このように第１及び第
２のカレントミラー回路を構成するＭＯＳトランジスタ
数を任意に選択することにより、入力電流Ｉ Ｉｎに対
する出力電流工。．を多様に可変することが可能となる
。
第５図は本発明の第四の実施例の電流可変回路である。
機能は第１図に示したものと同一であるが、ＭＯＳトラ
ンジスタのゲート電極を選択する選択手段がアルミ配線
で行われているため、制御信号やスイッチが不用となり
、回路構成が簡単になるという利点をもつ。
ンジスタのゲート電極を選択する選択手段がアルミ配線
で行われているため、制御信号やスイッチが不用となり
、回路構成が簡単になるという利点をもつ。
以上説明したように、本発明の電流可変回路は、カレン
トミラ一対の入力側及び出力側に用いられるＭＯＳトラ
ンジスタをそれぞれ複数個配置し、これを選択して第１
のカレントミラー回路を構成し、さらに第１のカレント
ミラー回路を構威したＭＯＳトランジスタと反対の極性
のＭＯＳトランジスタをカレントミラ一対の入力側及び
出力側に複数個酪置し、これを選択して第２のカレント
ミラー回路を構成し、入力電流を第１のカレントミラー
によって可変し、さらにその出力電流第２のカレントミ
ラー回路によって可変するため、多様な出力電流値をよ
り少ない素子占有面積で得ることができるという効果を
有する。
トミラ一対の入力側及び出力側に用いられるＭＯＳトラ
ンジスタをそれぞれ複数個配置し、これを選択して第１
のカレントミラー回路を構成し、さらに第１のカレント
ミラー回路を構威したＭＯＳトランジスタと反対の極性
のＭＯＳトランジスタをカレントミラ一対の入力側及び
出力側に複数個酪置し、これを選択して第２のカレント
ミラー回路を構成し、入力電流を第１のカレントミラー
によって可変し、さらにその出力電流第２のカレントミ
ラー回路によって可変するため、多様な出力電流値をよ
り少ない素子占有面積で得ることができるという効果を
有する。
第１図は本発明の第一の実施例をし得す電流可変回路図
、第２図は本発明の第二の実施例を示す電流可変回路図
、第３図は従来の一例な示す電流可変回路図、第４図は
本発明の第２の実施例の電流可変回路図、第５図は本発
明の第四の実施例の電流可変回路図である。
、第２図は本発明の第二の実施例を示す電流可変回路図
、第３図は従来の一例な示す電流可変回路図、第４図は
本発明の第２の実施例の電流可変回路図、第５図は本発
明の第四の実施例の電流可変回路図である。
Claims (2)
- （１）第一の絶縁ゲート電界効果トランジスタで形成し
たカレントミラー回路と、前記カレントミラー回路の入
力側と出力側にそれぞれソース電極およびドレイン電極
が並列に接続され且つ同一のゲート幅およびゲート長を
有する複数個の第二の絶縁ゲート電界効果トランジスタ
とを含み、前記第二の絶縁ゲート電界効果トランジスタ
のそれぞれのゲート電極は独自に基準電位点あるいは共
通のゲート電極ラインのいずれかへ選択的にもしくは固
定的に接続され、前記カレントミラー回路の入力端子に
接続した定電流源からの入力電流に対する出力電流を任
意に可変するようにしたことを特徴とする電流可変回路
。 - （２）ＭＯＳトランジスタで構成された電流可変回路に
おいて、複数個の第１のＭＯＳトランジスタを並列に配
置し、ソース電極及びドレイン電極を各々共通接続した
第１のＭＯＳトランジスタ群により構成されており、前
記第１のＭＯＳトランジスタ群の複数個のドレイン電極
を入力、残りのドレイン電極を出力とし、かつ全てのソ
ース電極は第１の電源に接続された第１のカレントミラ
ー回路と、複数個の第２の極性のＭＯＳトランジスタを
並列に配置し、ソース電極及びドレイン電極を各々共通
接続した第２のＭＯＳトランジスタ群により構成されて
おり、前記第２のＭＯＳトランジスタ群の複数のドレイ
ン電極を入力、残りのドレイン電極を出力とし、かつ全
てのソース電極は第２の電源に接続された第２のカレン
トミラー回路を有し、前記第１のカレントミラー回路の
入力側の共通ゲート電極より引き出した第１の共通ゲー
ト電極ライン及び前記第２のカレントミラー回路の入力
側の共通ドレイン電極より引き出した第２の共通ゲート
電極ラインを有し、かつ前記第１のカレントミラー回路
の出力と前記第２のカレントミラー回路の入力とは接続
されており、かつ前記第１ののカレントミラーを構成す
る第１の極性のＭＯＳトランジスタのゲート電極を各々
独自に前記第１の電源あるいは前記第１の共通ゲート電
極ラインに接続し、かつ前記第２の極性のＭＯＳトラン
ジスタのゲート電極を各々独自に前記第２の電源あるい
は前記第２の共通ゲート電極ラインに接続する選択手段
を備えたことを特徴とする電流可変回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-100427 | 1989-04-19 | ||
| JP10042789 | 1989-04-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0348506A true JPH0348506A (ja) | 1991-03-01 |
Family
ID=14273661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2094504A Pending JPH0348506A (ja) | 1989-04-19 | 1990-04-10 | 電流可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0348506A (ja) |
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